JP2697574B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JP2697574B2 JP2697574B2 JP5239709A JP23970993A JP2697574B2 JP 2697574 B2 JP2697574 B2 JP 2697574B2 JP 5239709 A JP5239709 A JP 5239709A JP 23970993 A JP23970993 A JP 23970993A JP 2697574 B2 JP2697574 B2 JP 2697574B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- address
- input
- memory device
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に関
し、特に複数のテストモードでメモリテストを実施可能
なテスト実行部を備える半導体メモリ装置に関する。
し、特に複数のテストモードでメモリテストを実施可能
なテスト実行部を備える半導体メモリ装置に関する。
【０００２】
【従来の技術】一般に、半導体メモリ装置を含む半導体
集積回路装置では、製品完成等に際して機能テストが行
なわれる。半導体装置の近年の高集積化・微細化に伴っ
て、外部端子の削減が要請されており、このため半導体
装置では、テスト実施を指令する信号入力のために特別
なテスト用外部端子を設けない工夫がなされている。
集積回路装置では、製品完成等に際して機能テストが行
なわれる。半導体装置の近年の高集積化・微細化に伴っ
て、外部端子の削減が要請されており、このため半導体
装置では、テスト実施を指令する信号入力のために特別
なテスト用外部端子を設けない工夫がなされている。
【０００３】図５は、従来の半導体メモリ装置における
メモリテストのための信号伝達回路を示すブロック図で
ある。同図に示すように、この半導体装置は、アドレス
デコーダ２及びテスト用レジスタ５を備えており、アド
レスデコーダ２は、アドレスイネーブル信号１００１と
共に、複数ビット（図面上、Ａ2、Ａ1、Ａ0 の３ビット
として例示してある）のアドレス入力１０１を受ける
と、このアドレス入力をデコードしてデコード信号ライ
ン３０１〜３０８のうち何れか１つを選択する。デコー
ド信号ラインの１つであるライン３０１は、テスト指令
信号ラインとして構成される。
メモリテストのための信号伝達回路を示すブロック図で
ある。同図に示すように、この半導体装置は、アドレス
デコーダ２及びテスト用レジスタ５を備えており、アド
レスデコーダ２は、アドレスイネーブル信号１００１と
共に、複数ビット（図面上、Ａ2、Ａ1、Ａ0 の３ビット
として例示してある）のアドレス入力１０１を受ける
と、このアドレス入力をデコードしてデコード信号ライ
ン３０１〜３０８のうち何れか１つを選択する。デコー
ド信号ラインの１つであるライン３０１は、テスト指令
信号ラインとして構成される。
【０００４】テスト用レジスタ５は、上記テスト指令信
号ライン３０１のアクティブ信号（例えばＨレベル）で
活性化されて、別にデータバス４から入力された、テス
トモードを指定する複数ビット（図面上Ｄ2、Ｄ1、Ｄ0
の３ビットとして例示してある）のデータ入力４０１を
受け取りこれを格納する。次いでレジスタ５は、テスト
モード選択信号ライン６０１、６０２、６０３に対し
て、データ入力４０１で指定されたモードに対応するモ
ード選択信号を出力する。この例では、テスト指令信号
ライン３０１は、アドレスデータにおける各ビット
Ａ3、Ａ2、Ａ1が、（Ａ3、Ａ2、Ａ1） ＝（１、１、
１）で選択されるものとしてあり、従って、メモリセル
アレイ内には、（１、１、１）のアドレスを有するメモ
リセルはない。なお、以下の記述では、図示の如く、例
えばアドレス（１、１、１）は”１１１”と略記する。
号ライン３０１のアクティブ信号（例えばＨレベル）で
活性化されて、別にデータバス４から入力された、テス
トモードを指定する複数ビット（図面上Ｄ2、Ｄ1、Ｄ0
の３ビットとして例示してある）のデータ入力４０１を
受け取りこれを格納する。次いでレジスタ５は、テスト
モード選択信号ライン６０１、６０２、６０３に対し
て、データ入力４０１で指定されたモードに対応するモ
ード選択信号を出力する。この例では、テスト指令信号
ライン３０１は、アドレスデータにおける各ビット
Ａ3、Ａ2、Ａ1が、（Ａ3、Ａ2、Ａ1） ＝（１、１、
１）で選択されるものとしてあり、従って、メモリセル
アレイ内には、（１、１、１）のアドレスを有するメモ
リセルはない。なお、以下の記述では、図示の如く、例
えばアドレス（１、１、１）は”１１１”と略記する。
【０００５】図６は、図５に示した半導体メモリ装置に
おいて、テスト実施のための信号が伝達される際の各部
の信号を示すタイミングチャートである。テスト実施を
指令するアドレス入力１０１として、アドレス”１１
１”が、アドレスイネーブル信号１００１に同期して入
力されると、アドレスデコーダ２は、デコード信号ライ
ン３０１を選択し、このライン３０１をＨレベルにす
る。このテスト指令信号”Ｈ”を受けてレジスタ５がア
クティブになる。このとき、データ入力４０１として、
（Ｄ2、Ｄ1、Ｄ0）＝（１、０、１）が伝達されると、
このデータがレジスタ５に格納される。３本のテストモ
ード選択信号ライン６０１〜６０３に伝達される信号
は、データ（１、０、１）の夫々のビットに対応して、
ライン６０１がＨレベル、ライン６０２がＬレベル、ラ
イン６０３がＨレベルとされる。このテストモード選択
信号が図示しないテスト実行部に入力され、半導体メモ
リ装置では指定されたモードに従ってメモリテストが実
施される。
おいて、テスト実施のための信号が伝達される際の各部
の信号を示すタイミングチャートである。テスト実施を
指令するアドレス入力１０１として、アドレス”１１
１”が、アドレスイネーブル信号１００１に同期して入
力されると、アドレスデコーダ２は、デコード信号ライ
ン３０１を選択し、このライン３０１をＨレベルにす
る。このテスト指令信号”Ｈ”を受けてレジスタ５がア
クティブになる。このとき、データ入力４０１として、
（Ｄ2、Ｄ1、Ｄ0）＝（１、０、１）が伝達されると、
このデータがレジスタ５に格納される。３本のテストモ
ード選択信号ライン６０１〜６０３に伝達される信号
は、データ（１、０、１）の夫々のビットに対応して、
ライン６０１がＨレベル、ライン６０２がＬレベル、ラ
イン６０３がＨレベルとされる。このテストモード選択
信号が図示しないテスト実行部に入力され、半導体メモ
リ装置では指定されたモードに従ってメモリテストが実
施される。
【０００６】
【発明が解決しようとする課題】上記従来の半導体メモ
リ装置では、通常作動時からテスト実施時への切換え
は、テスト実施に対応する所定のアドレスを入力するこ
とで行い、また、そのときのモードの選択はモードを指
定するデータをデータバスから入力することで行うた
め、テスト実施を行うために必要な入力項目が多く、ま
た、テスト実施の指令を伝達するための回路構成が複雑
であるという問題点があった。
リ装置では、通常作動時からテスト実施時への切換え
は、テスト実施に対応する所定のアドレスを入力するこ
とで行い、また、そのときのモードの選択はモードを指
定するデータをデータバスから入力することで行うた
め、テスト実施を行うために必要な入力項目が多く、ま
た、テスト実施の指令を伝達するための回路構成が複雑
であるという問題点があった。
【０００７】本発明は、上記に鑑み、テスト実施を行う
ために必要な入力項目が少く、また、テスト実施の指令
を伝達するための回路構成を簡素化できる半導体メモリ
装置を提供することを目的とする。
ために必要な入力項目が少く、また、テスト実施の指令
を伝達するための回路構成を簡素化できる半導体メモリ
装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体メモリ装置は、その第１の視点にお
いて、一部のアドレス入力に対応するメモリセルを有し
ないメモリセルアレイを備える半導体メモリ装置におい
て、前記メモリセルに対応しないアドレスを指定するア
ドレス入力をアドレスバスから与えることにより、複数
のテストモードの内の１つのテストモードを起動するこ
とを特徴とする。また、本発明の半導体メモリ装置は、
その第２の視点において、所定のビット数のアドレス入
力で指定可能なアドレスのうち、第一グループのアドレ
スを少なくともデコードする第一アドレスデコーダ、及
び、第二グループのアドレスを少なくともデコードする
第二アドレスデコーダと、前記第一グループのアドレス
でアクセス可能なメモリセルから構成されるメモリセル
アレイと、前記第二グループのアドレスの少なくとも一
部に対応する複数のテストモードを持ち、該複数のテス
トモードの内の１つでメモリテストを実行可能なテスト
実行部と、前記第二グループのアドレスが入力されたと
きにテスト指令信号を生成するテスト指令回路とを備
え、前記第二アドレスデコーダが、前記テスト指令信号
によりアクティブにされ、前記入力された第二グループ
のアドレスに対応する１つのテストモードを指定し、前
記テスト実行部は、該指定された１つのテストモードで
テストを実行することを特徴とする。
め、本発明の半導体メモリ装置は、その第１の視点にお
いて、一部のアドレス入力に対応するメモリセルを有し
ないメモリセルアレイを備える半導体メモリ装置におい
て、前記メモリセルに対応しないアドレスを指定するア
ドレス入力をアドレスバスから与えることにより、複数
のテストモードの内の１つのテストモードを起動するこ
とを特徴とする。また、本発明の半導体メモリ装置は、
その第２の視点において、所定のビット数のアドレス入
力で指定可能なアドレスのうち、第一グループのアドレ
スを少なくともデコードする第一アドレスデコーダ、及
び、第二グループのアドレスを少なくともデコードする
第二アドレスデコーダと、前記第一グループのアドレス
でアクセス可能なメモリセルから構成されるメモリセル
アレイと、前記第二グループのアドレスの少なくとも一
部に対応する複数のテストモードを持ち、該複数のテス
トモードの内の１つでメモリテストを実行可能なテスト
実行部と、前記第二グループのアドレスが入力されたと
きにテスト指令信号を生成するテスト指令回路とを備
え、前記第二アドレスデコーダが、前記テスト指令信号
によりアクティブにされ、前記入力された第二グループ
のアドレスに対応する１つのテストモードを指定し、前
記テスト実行部は、該指定された１つのテストモードで
テストを実行することを特徴とする。
【０００９】
【作用】本発明の半導体メモリ装置では、テストの実施
及びそのときのモードを複数モードの内から指定する第
二グループ内の１つのアドレスが入力されると、テスト
指令回路でテスト指令信号が生成され、そのテスト指令
信号によりアクティブとされた第二アドレスレデコーダ
によって、前記入力された第二グループのアドレスがデ
コードされてそのアドレスに対応するモードがテスト実
行部に伝達されることから、テスト実行部はそのモード
に従ってテストを実行でき、テスト実施の指令及びその
際のテストモードを指定するための入力項目がアドレス
のみで足りるので、テスト実施のために入力すべき項目
が少なく、また、それを伝達するための回路構成も簡素
化される。
及びそのときのモードを複数モードの内から指定する第
二グループ内の１つのアドレスが入力されると、テスト
指令回路でテスト指令信号が生成され、そのテスト指令
信号によりアクティブとされた第二アドレスレデコーダ
によって、前記入力された第二グループのアドレスがデ
コードされてそのアドレスに対応するモードがテスト実
行部に伝達されることから、テスト実行部はそのモード
に従ってテストを実行でき、テスト実施の指令及びその
際のテストモードを指定するための入力項目がアドレス
のみで足りるので、テスト実施のために入力すべき項目
が少なく、また、それを伝達するための回路構成も簡素
化される。
【００１０】一般に、テレビジョン、ビデオディスプレ
イ装置等で用いられる画像用メモリ装置では、画面の画
素数に合わせてメモリ容量が定められるが、このメモリ
容量は、例えば１Ｍｂ、４Ｍｂとなる標準のＤＲＡＭ等
とは異なり２のべき乗に対応していない。しかし、アド
レスデコーダの回路構成上の便宜のため、一般には、２
のべき乗に近い数のワード線又はビット線を構成するこ
とが多く、この場合、製品上では実際に使用されないア
ドレスの組み合わせが相当数存在する。
イ装置等で用いられる画像用メモリ装置では、画面の画
素数に合わせてメモリ容量が定められるが、このメモリ
容量は、例えば１Ｍｂ、４Ｍｂとなる標準のＤＲＡＭ等
とは異なり２のべき乗に対応していない。しかし、アド
レスデコーダの回路構成上の便宜のため、一般には、２
のべき乗に近い数のワード線又はビット線を構成するこ
とが多く、この場合、製品上では実際に使用されないア
ドレスの組み合わせが相当数存在する。
【００１１】本発明は、上記の如き半導体メモリ装置に
対して好適なテスト回路を実現するものであり、メモリ
セルに割り当てられたアドレス空間（第一グループのア
ドレス）及びメモリセルに割り当てられないアドレス空
間（第二グループのアドレス）を指定可能な所定のビッ
ト数のアドレス入力について、第二グループの一部又は
その全てをテストモードに割り当て、このモードに対応
するアドレス入力に際してテスト指令信号を生成するテ
スト指令回路と、テスト指令信号でアクティブにされ
て、前記入力されたアドレス入力に対応するテストモー
ドを選択するテストモード選択回路とを設けるものであ
る。
対して好適なテスト回路を実現するものであり、メモリ
セルに割り当てられたアドレス空間（第一グループのア
ドレス）及びメモリセルに割り当てられないアドレス空
間（第二グループのアドレス）を指定可能な所定のビッ
ト数のアドレス入力について、第二グループの一部又は
その全てをテストモードに割り当て、このモードに対応
するアドレス入力に際してテスト指令信号を生成するテ
スト指令回路と、テスト指令信号でアクティブにされ
て、前記入力されたアドレス入力に対応するテストモー
ドを選択するテストモード選択回路とを設けるものであ
る。
【００１２】
【実施例】本発明について更に図面を参照して説明す
る。図１は、本発明の一実施例の半導体メモリ装置にお
ける要部ブロック図である。この半導体メモリ装置は、
テスト実施及びメモリセルアレイのアドレスを指定する
ためのアドレス入力１０１を伝達するアドレスバス１、
メモリセルのためのアドレスデコーダを成す第一アドレ
スデコーダ１６、テストモードに対応するアドレス入力
時にテスト指令信号を生成するテスト指令回路７、複数
のテストモードのうちから１つを選択する第二アドレス
デコーダ（テストモード選択回路）８とを有し、第一ア
ドレスデコーダ１６の出力はメモリセルアレイ１７に与
えられ、また、テストモード選択回路８の出力はテスト
実行部１８に与えられる。
る。図１は、本発明の一実施例の半導体メモリ装置にお
ける要部ブロック図である。この半導体メモリ装置は、
テスト実施及びメモリセルアレイのアドレスを指定する
ためのアドレス入力１０１を伝達するアドレスバス１、
メモリセルのためのアドレスデコーダを成す第一アドレ
スデコーダ１６、テストモードに対応するアドレス入力
時にテスト指令信号を生成するテスト指令回路７、複数
のテストモードのうちから１つを選択する第二アドレス
デコーダ（テストモード選択回路）８とを有し、第一ア
ドレスデコーダ１６の出力はメモリセルアレイ１７に与
えられ、また、テストモード選択回路８の出力はテスト
実行部１８に与えられる。
【００１３】入力されたアドレス”Ａ2Ａ1Ａ0”が、メ
モリセルアレイ１７に割当てられたアドレス空間、即ち
第一グループのアドレスであるときには、第一アドレス
デコーダ１６の出力ライン１３０１〜１３０６の１つが
選択されてメモリセルアレイ内の１つのメモリセルがア
クセスされる。この場合、半導体メモリ装置は通常時の
モードで作動する。また、入力されたアドレス”Ａ2Ａ1
Ａ0”が、メモリセルに割当てられていない第二グルー
プのアドレスであるときには、このアドレス入力によ
り、テスト指令回路７がテスト指令信号９０１を出力
し、これを受けてテストモード選択回路８がアクティブ
となる。テストモード選択回路８は、このアクティブ時
に入力されたアドレス”Ａ2Ａ1Ａ0”を取り込み、これ
をデコードしてテストモード選択ライン１２０１又は１
２０２にＨレベルを出力する。
モリセルアレイ１７に割当てられたアドレス空間、即ち
第一グループのアドレスであるときには、第一アドレス
デコーダ１６の出力ライン１３０１〜１３０６の１つが
選択されてメモリセルアレイ内の１つのメモリセルがア
クセスされる。この場合、半導体メモリ装置は通常時の
モードで作動する。また、入力されたアドレス”Ａ2Ａ1
Ａ0”が、メモリセルに割当てられていない第二グルー
プのアドレスであるときには、このアドレス入力によ
り、テスト指令回路７がテスト指令信号９０１を出力
し、これを受けてテストモード選択回路８がアクティブ
となる。テストモード選択回路８は、このアクティブ時
に入力されたアドレス”Ａ2Ａ1Ａ0”を取り込み、これ
をデコードしてテストモード選択ライン１２０１又は１
２０２にＨレベルを出力する。
【００１４】図２（ａ）は、第一の実施例の半導体メモ
リ装置におけるテスト指令回路７の構成を示す回路図で
ある。なお、この実施例及び後述する第二の実施例の半
導体メモリ装置では何れも、メモリセルアレイのアドレ
ス空間は、”Ａ2Ａ1Ａ0” ＝”０００”〜”１０１”の
範囲にあり、また、アドレス”１１０”及び”１１１”
は、第二グループのアドレスとして割り当てがなされて
いる。第一の実施例におけるテスト指令回路７は、図２
（ａ）に示したように、２入力のＮＡＮＤゲート１０
と、その出力を受けるＩＮＶゲート１１とで構成する組
合せ回路とすることが出来る。ＮＡＮＤゲート１０の入
力として、Ａ2＝１及びＡ1＝１が入力されると、この入
力がテスト指令回路で演算されて、ＩＮＶゲート１１の
出力であるテスト指令信号９０１としてアクティブ信号
「１」が出力される。
リ装置におけるテスト指令回路７の構成を示す回路図で
ある。なお、この実施例及び後述する第二の実施例の半
導体メモリ装置では何れも、メモリセルアレイのアドレ
ス空間は、”Ａ2Ａ1Ａ0” ＝”０００”〜”１０１”の
範囲にあり、また、アドレス”１１０”及び”１１１”
は、第二グループのアドレスとして割り当てがなされて
いる。第一の実施例におけるテスト指令回路７は、図２
（ａ）に示したように、２入力のＮＡＮＤゲート１０
と、その出力を受けるＩＮＶゲート１１とで構成する組
合せ回路とすることが出来る。ＮＡＮＤゲート１０の入
力として、Ａ2＝１及びＡ1＝１が入力されると、この入
力がテスト指令回路で演算されて、ＩＮＶゲート１１の
出力であるテスト指令信号９０１としてアクティブ信号
「１」が出力される。
【００１５】図３は、図２（ａ）に示したテスト指令回
路を有する半導体メモリ装置においてテスト実施指令を
与える時の各信号を示すタイミングチャートである。２
通りのテストモードの内、第一のテストモードを指定す
る３ビットのアドレス“１１０”（又は第二のテストモ
ードを指令するアドレス“１１１”）を、アドレスイネ
ーブル信号に同期させて入力する。これにより、まず、
テスト指令信号９０１がアクティブレベル（Ｈレベル）
となる。このアクティブレベルを受けてテストモード選
択回路がアクティブとなり、アドレス“１１０”（又は
“１１１”）に対応するテストモード選択信号ライン１
２０１（又は１２０２）がＨレベルとなる。このテスト
モード選択信号を受けるテスト実行部は、入力されたア
ドレスに対応する第一又は第二のテストモードに従って
メモリ内部をテストする。逆に、テスト実施を解除する
ためには、メモリセルアレイに割り当てられているアド
レス“０００”〜“１０１”のいずれかを、アドレスイ
ネーブル信号１００１に同期させて与える。これによ
り、テスト指令信号９０１がインアクティブレベル（Ｌ
レベル）となり、半導体メモリ装置はテスト実施から通
常時の作動に移行する。
路を有する半導体メモリ装置においてテスト実施指令を
与える時の各信号を示すタイミングチャートである。２
通りのテストモードの内、第一のテストモードを指定す
る３ビットのアドレス“１１０”（又は第二のテストモ
ードを指令するアドレス“１１１”）を、アドレスイネ
ーブル信号に同期させて入力する。これにより、まず、
テスト指令信号９０１がアクティブレベル（Ｈレベル）
となる。このアクティブレベルを受けてテストモード選
択回路がアクティブとなり、アドレス“１１０”（又は
“１１１”）に対応するテストモード選択信号ライン１
２０１（又は１２０２）がＨレベルとなる。このテスト
モード選択信号を受けるテスト実行部は、入力されたア
ドレスに対応する第一又は第二のテストモードに従って
メモリ内部をテストする。逆に、テスト実施を解除する
ためには、メモリセルアレイに割り当てられているアド
レス“０００”〜“１０１”のいずれかを、アドレスイ
ネーブル信号１００１に同期させて与える。これによ
り、テスト指令信号９０１がインアクティブレベル（Ｌ
レベル）となり、半導体メモリ装置はテスト実施から通
常時の作動に移行する。
【００１６】図２（ｂ）は、本発明の第二の実施例の半
導体メモリ装置におけるテスト指令回路の構成を示す回
路図である。この実施例では、テスト指令回路７は、Ｎ
ＡＮＤゲート１０、ＩＮＶゲート１１、及び縦続接続さ
れた２つのＤ形フリップフロップ１４、１５から成る順
序回路として構成される。この実施例では、テスト指令
回路７は、クロック信号（ＣＬＫ）２００１に同期して
入力されるアドレスからテスト指令信号９０１を生成す
る。この信号の様子を図４に示した。同図は、この実施
例におけるテスト実施のための信号入力時の各部の信号
を示すタイミングチャートである。
導体メモリ装置におけるテスト指令回路の構成を示す回
路図である。この実施例では、テスト指令回路７は、Ｎ
ＡＮＤゲート１０、ＩＮＶゲート１１、及び縦続接続さ
れた２つのＤ形フリップフロップ１４、１５から成る順
序回路として構成される。この実施例では、テスト指令
回路７は、クロック信号（ＣＬＫ）２００１に同期して
入力されるアドレスからテスト指令信号９０１を生成す
る。この信号の様子を図４に示した。同図は、この実施
例におけるテスト実施のための信号入力時の各部の信号
を示すタイミングチャートである。
【００１７】図４に示したように、クロック信号ＣＬＫ
に同期させて、第二グループ内のアドレス“１１０”を
２回連続して入力すると、テスト指令信号９０１がＨレ
ベルになりこれによりテストモード選択回路がアクティ
ブとなる。これは、図２（ｂ）において、アドレスＡ2
＝１及びＡ1＝１が入力されると、第一のフリップフロ
ップ１４に信号「１」が入力され、更に次のクロックで
同じアドレスが連続して入力されると、第二のフリップ
フロップ１５からアクティブ信号”Ｈ”が出力されるこ
とで可能になる。
に同期させて、第二グループ内のアドレス“１１０”を
２回連続して入力すると、テスト指令信号９０１がＨレ
ベルになりこれによりテストモード選択回路がアクティ
ブとなる。これは、図２（ｂ）において、アドレスＡ2
＝１及びＡ1＝１が入力されると、第一のフリップフロ
ップ１４に信号「１」が入力され、更に次のクロックで
同じアドレスが連続して入力されると、第二のフリップ
フロップ１５からアクティブ信号”Ｈ”が出力されるこ
とで可能になる。
【００１８】また、第一グループ内のアドレス、例えば
“０００”を２回連続して入力すると、テスト指令信号
９０１がＬレベルになり、テストモード選択回路がイン
アクティブとなるので、その出力ラインの全てがＬレベ
ルになり、テスト実行部においてテスト終了が検知され
る。このように、テスト実施に必要な信号は全て、２回
連続して同じアドレス入力を与えることで伝達される。
この実施例の半導体メモリ装置では、テスト実施と通常
作動との間の切換が確実に行われるので、半導体メモリ
装置における誤動作を防止するのに有効である。
“０００”を２回連続して入力すると、テスト指令信号
９０１がＬレベルになり、テストモード選択回路がイン
アクティブとなるので、その出力ラインの全てがＬレベ
ルになり、テスト実行部においてテスト終了が検知され
る。このように、テスト実施に必要な信号は全て、２回
連続して同じアドレス入力を与えることで伝達される。
この実施例の半導体メモリ装置では、テスト実施と通常
作動との間の切換が確実に行われるので、半導体メモリ
装置における誤動作を防止するのに有効である。
【００１９】なお、上記各実施例の構成は単に例示であ
り、本発明の半導体メモリ装置は、上記実施例の構成か
ら様々な修正及び変更が可能である。
り、本発明の半導体メモリ装置は、上記実施例の構成か
ら様々な修正及び変更が可能である。
【００２０】
【発明の効果】以上説明したように、本発明の半導体メ
モリ装置によると、テスト実施を指令する信号及びテス
トモードを選択する信号の双方がアドレス入力のみによ
って伝達されるので、テスト実施のために必要な入力項
目が少なくて足り且つその信号を伝達するテスト回路の
構成が簡素化されるという顕著な効果を奏する。
モリ装置によると、テスト実施を指令する信号及びテス
トモードを選択する信号の双方がアドレス入力のみによ
って伝達されるので、テスト実施のために必要な入力項
目が少なくて足り且つその信号を伝達するテスト回路の
構成が簡素化されるという顕著な効果を奏する。
【図１】本発明の第一の実施例の半導体メモリ装置の要
部ブロック図。
部ブロック図。
【図２】（ａ）及び（ｂ）は夫々、本発明の第一及び第
二の実施例の半導体メモリ装置におけるテスト指令回路
の回路図。
二の実施例の半導体メモリ装置におけるテスト指令回路
の回路図。
【図３】第一の実施例におけるテスト時の信号を示すタ
イミングチャート。
イミングチャート。
【図４】第二のの実施例におけるテスト時の信号を示す
タイミングチャート。
タイミングチャート。
【図５】従来の半導体メモリ装置等の半導体集積回路に
おけるテスト回路のブロック図
おけるテスト回路のブロック図
【図６】図６の半導体メモリ装置におけるテスト時の信
号を示すタイミングチャート。
号を示すタイミングチャート。
１ アドレスバス ２ アドレスデコーダ ３０１〜３０８ デコード信号ライン １００１ アドレスイネーブル信号 ４ データバス ４０１ データ入力 ５ レジスタ ６０１〜６０３、１２０１、１２０２ テストモード選
択信号ライン ７ テスト指令回路 ８ テストモード選択回路 ９０１ テスト指令信号 １０ ＮＡＮＤゲート １１ ＩＮＶゲート １４、１５ Ｄ形フリップフロップ １６ 第一アドレスデコーダ １７ メモリセルアレイ １８ テスト実行回路 ２００１ クロック端子
択信号ライン ７ テスト指令回路 ８ テストモード選択回路 ９０１ テスト指令信号 １０ ＮＡＮＤゲート １１ ＩＮＶゲート １４、１５ Ｄ形フリップフロップ １６ 第一アドレスデコーダ １７ メモリセルアレイ １８ テスト実行回路 ２００１ クロック端子
Claims (4)
- 【請求項１】 一部のアドレス入力に対応するメモリセ
ルを有しないメモリセルアレイを備える半導体メモリ装
置において、 前記メモリセルに対応しないアドレスを指定するアドレ
ス入力をアドレスバスから与えることにより、複数のテ
ストモードの内の１つのテストモードを起動することを
特徴とする半導体メモリ装置。 - 【請求項２】 所定のビット数のアドレス入力で指定可
能なアドレスのうち、第一グループのアドレスを少なく
ともデコードする第一アドレスデコーダ、及び、第二グ
ループのアドレスを少なくともデコードする第二アドレ
スデコーダと、 前記第一グループのアドレスでアクセス可能なメモリセ
ルから構成されるメモリセルアレイと、 前記第二グループのアドレスの少なくとも一部に対応す
る複数のテストモードを持ち、該複数のテストモードの
内の１つでメモリテストを実行可能なテスト実行部と、 前記第二グループのアドレスが入力されたときにテスト
指令信号を生成するテスト指令回路とを備え、 前記第二アドレスデコーダが、前記テスト指令信号によ
りアクティブにされ、前記入力された第二グループのア
ドレスに対応する１つのテストモードを指定し、前記テ
スト実行部は、該指定された１つのテストモードでテス
トを実行することを特徴とする半導体メモリ装置。 - 【請求項３】前記テスト指令回路が、順序回路を含むこ
とを特徴とする請求項２に記載の半導体メモリ装置。 - 【請求項４】前記メモリセルアレイが画像データを記憶
することを特徴とする請求項１乃至３の何れか一に記載
の半導体メモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5239709A JP2697574B2 (ja) | 1993-09-27 | 1993-09-27 | 半導体メモリ装置 |
| US08/308,927 US5553025A (en) | 1993-09-27 | 1994-09-20 | Semiconductor memory device executing a memory test in a plurality of test modes |
| EP94115203A EP0645776B1 (en) | 1993-09-27 | 1994-09-26 | Semiconductor memory device executing a memory test |
| DE69414960T DE69414960T2 (de) | 1993-09-27 | 1994-09-26 | Halbleiterspeichergerät zur Ausführung einer Speicherprüfung |
| KR1019940024118A KR0143361B1 (ko) | 1993-09-27 | 1994-09-26 | 복수의 시험 모드로 메모리 시험을 실행하는 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5239709A JP2697574B2 (ja) | 1993-09-27 | 1993-09-27 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0792242A JPH0792242A (ja) | 1995-04-07 |
| JP2697574B2 true JP2697574B2 (ja) | 1998-01-14 |
Family
ID=17048763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5239709A Expired - Lifetime JP2697574B2 (ja) | 1993-09-27 | 1993-09-27 | 半導体メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5553025A (ja) |
| EP (1) | EP0645776B1 (ja) |
| JP (1) | JP2697574B2 (ja) |
| KR (1) | KR0143361B1 (ja) |
| DE (1) | DE69414960T2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100904479B1 (ko) * | 2007-06-27 | 2009-06-24 | 주식회사 하이닉스반도체 | 반도체 메모리장치 및 이의 어드레스 입력방법 |
| US5845059A (en) * | 1996-01-19 | 1998-12-01 | Stmicroelectronics, Inc. | Data-input device for generating test signals on bit and bit-complement lines |
| US5745432A (en) * | 1996-01-19 | 1998-04-28 | Sgs-Thomson Microelectronics, Inc. | Write driver having a test function |
| US5848018A (en) * | 1996-01-19 | 1998-12-08 | Stmicroelectronics, Inc. | Memory-row selector having a test function |
| DE19743001A1 (de) * | 1997-09-29 | 1999-04-08 | Siemens Ag | Verfahren zum Testen von Halbleiterspeichern |
| JP3204450B2 (ja) | 1998-04-15 | 2001-09-04 | 日本電気株式会社 | アドレスデコード回路及びアドレスデコード方法 |
| US6374376B1 (en) | 1998-09-03 | 2002-04-16 | Micron Technology, Inc. | Circuit, system and method for arranging data output by semiconductor testers to packet-based devices under test |
| US6181616B1 (en) | 1998-09-03 | 2001-01-30 | Micron Technology, Inc. | Circuits and systems for realigning data output by semiconductor testers to packet-based devices under test |
| JP4778321B2 (ja) * | 2006-01-30 | 2011-09-21 | 富士通セミコンダクター株式会社 | 半導体メモリ、メモリシステム |
| KR100900786B1 (ko) * | 2007-06-27 | 2009-06-02 | 주식회사 하이닉스반도체 | 번-인 테스트모드를 갖는 반도체메모리소자 |
| US8014214B2 (en) * | 2007-11-08 | 2011-09-06 | Hynix Semiconductor Inc. | Semiconductor memory device |
| KR100972865B1 (ko) * | 2008-06-04 | 2010-07-28 | 주식회사 하이닉스반도체 | 테스트 모드 회로 |
| KR100962025B1 (ko) * | 2008-10-21 | 2010-06-08 | 주식회사 하이닉스반도체 | 반도체 장치의 웨이퍼 테스트 트리거 신호 생성 회로 및 이를 이용한 웨이퍼 테스트 회로 |
| KR101062756B1 (ko) * | 2009-07-30 | 2011-09-06 | 주식회사 하이닉스반도체 | 테스트 모드 신호 생성 장치 |
| KR101069681B1 (ko) * | 2009-07-30 | 2011-10-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR20110012882A (ko) * | 2009-07-31 | 2011-02-09 | 주식회사 하이닉스반도체 | 온도 정보 출력 회로 및 이를 이용한 반도체 메모리 장치 |
| KR101053538B1 (ko) * | 2009-11-27 | 2011-08-03 | 주식회사 하이닉스반도체 | 테스트 회로, 이를 이용한 비휘발성 반도체 메모리 장치 및 테스트 방법 |
| KR101033490B1 (ko) * | 2009-11-30 | 2011-05-09 | 주식회사 하이닉스반도체 | 패드를 선택적으로 이용하는 반도체 메모리 장치 |
| US10564875B2 (en) * | 2018-01-10 | 2020-02-18 | Pixart Imaging Inc. | Optical decoding system applied to mode conversion of a memory |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3232215A1 (de) * | 1982-08-30 | 1984-03-01 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierte digitale halbleiterschaltung |
| US5134587A (en) * | 1990-08-17 | 1992-07-28 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with automatic test mode exit on chip enable |
| US5177745A (en) * | 1990-09-26 | 1993-01-05 | Intel Corporation | Memory device with a test mode |
| JPH0612896A (ja) * | 1992-04-28 | 1994-01-21 | Nec Corp | 半導体記憶装置 |
-
1993
- 1993-09-27 JP JP5239709A patent/JP2697574B2/ja not_active Expired - Lifetime
-
1994
- 1994-09-20 US US08/308,927 patent/US5553025A/en not_active Expired - Lifetime
- 1994-09-26 EP EP94115203A patent/EP0645776B1/en not_active Expired - Lifetime
- 1994-09-26 DE DE69414960T patent/DE69414960T2/de not_active Expired - Lifetime
- 1994-09-26 KR KR1019940024118A patent/KR0143361B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE69414960T2 (de) | 1999-07-01 |
| EP0645776A2 (en) | 1995-03-29 |
| KR0143361B1 (ko) | 1998-08-17 |
| EP0645776B1 (en) | 1998-12-02 |
| DE69414960D1 (de) | 1999-01-14 |
| KR950009279A (ko) | 1995-04-21 |
| US5553025A (en) | 1996-09-03 |
| EP0645776A3 (en) | 1995-05-10 |
| JPH0792242A (ja) | 1995-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2697574B2 (ja) | 半導体メモリ装置 | |
| US4825411A (en) | Dual-port memory with asynchronous control of serial data memory transfer | |
| US6381684B1 (en) | Quad data rate RAM | |
| US6600693B2 (en) | Method and circuit for driving quad data rate synchronous semiconductor memory device | |
| JPS61267148A (ja) | 記憶回路 | |
| US7257754B2 (en) | Semiconductor memory device and test pattern data generating method using the same | |
| JPH0695271B2 (ja) | 逐次スキャンに応用するための改良された半導体メモリ素子 | |
| JPH0454909B2 (ja) | ||
| KR100242453B1 (ko) | 반도체 장치 | |
| US5577005A (en) | Circuit for using chip information | |
| US6032222A (en) | Semiconductor memory device with simultaneously write capability | |
| KR20000035167A (ko) | 메모리, 메모리 어드레스 전송 방법 및 메모리 인터페이스 | |
| JPH05166391A (ja) | メモリ装置 | |
| JPH11134863A (ja) | 半導体メモリ装置とデータの書き込み方法 | |
| US20050068835A1 (en) | Memory control circuit | |
| JP3281898B2 (ja) | メモリ搭載半導体装置及びメモリテスト方法 | |
| US20030120839A1 (en) | Micro controller development system | |
| JPH0353387A (ja) | ビデオ信号データの記憶方法および装置 | |
| JPS60114954A (ja) | 超小形計算機 | |
| JPH048799B2 (ja) | ||
| JPH08237084A (ja) | タイミング信号発生回路 | |
| JPH07234859A (ja) | 情報処理装置 | |
| JPH06266857A (ja) | マイクロコンピュ−タの出力切換回路 | |
| JPH02276090A (ja) | 半導体メモリ集積回路 | |
| JP2002124083A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090919 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090919 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100919 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110919 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120919 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130919 Year of fee payment: 16 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |