KR101069681B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 멀티 비트 테스트 시에, 하나의 메모리 뱅크의 일부 서브 뱅크와 상기 하나의 메모리 뱅크 이외의 다른 메모리 뱅크의 일부 서브 뱅크에 동일한 테스트 입출력 라인을 할당하도록 구성된다
멀티 비트 테스트, 테스트 입출력 라인

Description

반도체 메모리 장치 {SEMICONDUCTOR MEMORY APPARATUS}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 멀티 비트 테스트 방식을 사용하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 신뢰성을 보증하기 위해, 제조 공정 중 또는 제품 출하 전에 다양한 테스트가 수행한다. 테스트 시간의 증가는 생산비용 증가와 직결되므로, 상기 테스트는 최대한 빠른 시간 안에 수행되어야 한다. 빠른 시간 안에 테스트를 수행하기 위해서, 최근 반도체 메모리 장치는 멀티 비트 테스트(Multi-bit Test) 방식을 채용하였다.
상기 멀티 비트 테스트 방식은 반도체 메모리 장치를 구성하는 메모리 뱅크를 모두 활성화시켜 리드/라이트 동작을 수행하는 형태를 말한다. 상기 멀티 비트 테스트 방식에서는, 복수개의 입출력 데이터를 하나의 테스트 입출력 데이터로 구성하여 테스트를 수행한다. 예를 들어, 제 1 메모리 뱅크에 제 1 내지 제 4 데이터 입출력 라인에 할당되어 입출력 동작이 수행된다면, 상기 멀티 비트 테스트 시에는, 상기 제 1 메모리 뱅크의 입출력 테이터를 하나의 테스트 입출력 라인에 한꺼번에 할당하는 것이다.
또한, 최근 반도체 메모리 장치가 고속화 되면서, 칩의 면적을 증가시키지 않으면서 동작속도를 향상시킬 수 있는 스플릿 뱅크 구조가 제안되었다. 상기 스플릿 뱅크 구조에서는 하나의 메모리 뱅크의 일 서브 뱅크와 다른 하나(또는 그 이상)의 메모리 뱅크 일 서브 뱅크가 그룹을 이루는 구조를 말한다. 예를 들어, 상기 스플릿 뱅크 구조는 제 1 뱅크를 제 1 업 및 다운 뱅크로 분할하고, 제 2 뱅크를 제 2 업 및 다운 뱅크로 분할하여, 제 1 업 뱅크와 제 2 업 뱅크를 하나의 그룹으로 배치시키고, 제 1 다운 뱅크와 제 2 다운 뱅크를 하나의 그룹으로 배치시키는 것이다. 이 경우, 데이터 입출력 라인의 길이를 동일하게 하면서도, 데이터 억세스를 빠르게 할 수 있어, 반도체 메모리 장치의 전체 속도를 향상시킬 수 있다.
그러나, 상기 스플릿 뱅크 구조를 갖는 반도체 메모리 장치에서, 멀티 비트 테스트에 사용되는 테스트 입출력 라인은 주변 회로 영역에 배치되는 데이터 입출력 라인과 달리, 스플릿 뱅크 중앙에 배치되게 된다. 따라서, 상기 멀티 비트 테스트 방식을 사용하는 경우에는 테스트가 제대로 수행되지 않는 문제점이 발생할 수 있다. 멀티 비트 테스트에 사용되는 테스트 입출력 라인은 주변 회로 영역에 배치되는 데이터 입출력 라인과 달리, 스플릿 뱅크 중앙에 배치되게 된다. 멀티 비트 테스트 방식은 복수개의 입출력 데이터를 하나의 테스트 입출력 데이터로 구성하기 때문에 각각의 뱅크를 연결하는 테스트 입출력 라인의 길이가 각각의 서브 뱅크마다 달라진다. 각각의 서브 뱅크마다 상기 테스트 입출력 라인의 길이가 달라지는 경우, 정확한 테스트 결과를 얻을 수 없는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위해서, 서로 다른 뱅크의 데이터를 하나의 테스트 입출력 라인에 할당하여 멀티 비트 테스트를 수행할 수 있는 반도체 메모리 장치를 제공하는 것을 그 목적으로 한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 멀티 비트 테스트 시에, 하나의 메모리 뱅크의 일부 서브 뱅크와 상기 하나의 메모리 뱅크 이외의 다른 메모리 뱅크의 일부 서브 뱅크에 동일한 테스트 입출력 라인을 할당하도록 구성된다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치는 제 1 메모리 뱅크를 구성하는 제 1 업 뱅크 및 제 1 다운 뱅크, 제 2 메모리 뱅크를 구성하는 제 2 업 뱅크 및 제 2 다운 뱅크를 포함하고, 상기 제 1 업 뱅크와 상기 제 2 업 뱅크가 하나의 그룹을 이루어 배치되며, 상기 제 1 다운 뱅크와 상기 제 2 다운 뱅크가 다른 하나의 그룹을 이루어 배치되고, 멀티 비트 테스트 시에 상기 제 1 및 제 2 업 뱅크에 제 1 테스트 입출력 라인을 할당하고, 상기 제 1 및 제 2 다운 뱅크에 제 2 테스트 입출력 라인을 할당하도록 구성된다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치는 멀티 비트 테스트 시에 분산 배치된 하나의 메모리 뱅크를 구성하는 서브 뱅크들에 서로 다른 테스트 입출력 라인을 할당하도록 구성된다.
본 발명에 의하면, 스플릿 뱅크 구조에서 하나의 메모리 뱅크를 구성하는 서브 뱅크들에게 각각 다른 테스트 입출력 라인을 할당함으로써, 상기 하나의 뱅크를 구성하는 서브 뱅크들의/로 테스트 데이터가 입출력되는 입출력 라인의 길이를 동일하게 할 수 있다. 따라서, 보다 정확한 멀티 비트 테스트 결과를 얻을 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 도면이다. 도 1에서, 상기 반도체 메모리 장치는 제 1 내지 제 4 메모리 뱅크(B0~B3)를 포함한다. 상기 제 1 내지 제 4 메모리 뱅크(B0~B3)는 각각 복수개의 서브 뱅크(B0U~B3D)로 구성된다. 도 1에서, 상기 제 1 내지 제 4 메모리 뱅크(B0~B3)는 각각 업 뱅크와 다운 뱅크로 구성된다. 상기 업 뱅크 및 다운 뱅크들은 상기 제 1 내지 제 4 메모리 뱅크(B0~B3)의 서브 뱅크들이다.
도 1에서, 상기 반도체 메모리 장치는 제 1 업 뱅크와 제 2 업 뱅크(B0U, B1U)가 제 1 그룹(10)을 이루어 배치되고, 제 1 다운 뱅크(B0D)와 제 2 다운 뱅크(B1D)가 제 2 그룹(20)을 이루어 배치되며, 마찬가지로, 제 3 업 뱅크(B2U)와 제 4 업 뱅크(B3U), 제 3 다운 뱅크(B2D)와 제 3 다운 뱅크(B3D)가 각각 제 3 및 제 4 그룹(30, 40)을 이루어 배치되어, 스플릿 뱅크 구조를 형성하고 있다.
상기 반도체 메모리 장치의 실제 입출력 동작에서는, 각각의 뱅크 별로 입출력 동작이 수행된다. 즉, 분산 배치되어 있는 제 1 업 뱅크(B0U) 및 제 1 다운 뱅크(B0D)는 제 1 메모리 뱅크(B0)를 구성하므로, 동일한 데이터 입출력 라인을 할당 받는다. 마찬가지로, 제 2 업 뱅크(B1U) 및 제 2 다운 뱅크(B1D), 제 3 업 뱅크 및 제 3 다운 뱅크(B2U, B2D), 제 4 업 뱅크 및 제 4 다운 뱅크(B3U, B3D)도 각각 동일한 입출력 라인을 할당 받는다. 즉, 상기 제 1 내지 제 4 메모리 뱅크(B0~B3)와 연결되는 데이터 입출력 라인은 서로 다르다. 일반적으로 상기 데이터 입출력 라인은 상기 제 1 내지 제 4 그룹(10~40) 사이의 주변 회로 영역을 지나서 데이터 입출력 패드와 연결되므로, 상기 제 1 내지 제 4 메모리 뱅크(B0~B3)의 서브 뱅크들(업 뱅크 및 다운 뱅크)이 각기 다른 그룹에 속하여 배치되어도 데이터 입출력 라인의 길이 (또는 로딩)를 동일하게 맞출 수 있다.
그러나, 앞서 설명한 바와 같이, 테스트 입출력 라인은 상기 주변 회로 영역에 배치되지 않고, 하나의 그룹의 뱅크의 사이에 배치된다. 따라서, 제 1 메모리 뱅크(B0)를 구성하는 서브 뱅크들(제 1 업 뱅크 및 제 1 다운 뱅크(B0U, B0D))에 동일한 테스트 입출력 라인을 할당하는 경우, 제 1 업 뱅크(B0U)에서 테스트 입출력 패드까지의 거리 (또는 로딩)와 제 1 다운 뱅크(B0D)에서 테스트 입출력 패드까지의 거리 (또는 로딩)가 서로 달라지는 문제점이 발생한다.
따라서, 본 발명의 실시예에 따른 반도체 메모리 장치는 멀티 비트 테스트 시 하나의 메모리 뱅크의 일부 서브 뱅크와 상기 하나의 메모리 뱅크 이외의 다른 메모리 뱅크의 일부 서브 뱅크에 동일한 테스트 입출력 라인을 할당하도록 구성된다. 도 1에서, 멀티 비트 테스트시, 상기 제 1 업 뱅크(B0U)와 제 2 업 뱅크(B1U)에 제 1 테스트 입출력 라인(TDQ<3>)이 할당되고, 상기 제 1 다운 뱅크(B0D)와 상기 제 2 다운 뱅크(B1D)에 제 2 테스트 입출력 라인(TDQ<1>)이 할당된다. 마찬가지 로, 상기 제 3 업 뱅크(B2U)와 상기 제 4 업 뱅크(B3U)에 제 3 테스트 입출력 라인(TDQ<2>)이 할당되고, 상기 제 3 다운 뱅크(B2D) 및 제 4 다운 뱅크(B3D)에 제 4 테스트 입출력 라인(TDQ<0>)이 할당된다. 상기 제 1 내지 제 4 테스트 입출력 라인(TDQ<0:3>)은 하나의 입출력 라인으로 구성될 수도 있고, 두 개 이상의 입출력 라인으로 구성될 수 도 있다. 상기 제 1 내지 제 4 테스트 입출력 라인(TDQ<0:3>)은 각각 할당된 테스트 입출력 패드와 연결된다.
상기 반도체 메모리 장치는 동일한 그룹으로 배치되는 서로 다른 메모리 뱅크의 서브 뱅크에 동일한 테스트 입출력 라인을 할당하지만, 뱅크 선택부(100)를 구비함으로써, 각각의 메모리 뱅크에 대한 멀티 비트 테스트가 수행될 수 있다.
상기 뱅크 선택부(100)는 멀티 비트 테스트 시, 상기 제 1 메모리 뱅크 내지 제 4 메모리 뱅크(B0~B3)를 선택적으로 활성화 시킬 수 있다. 더 상세하게는, 상기 뱅크 선택부(100)는 상기 제 1 메모리 뱅크(B0)의 서브 뱅크들(B0U, B0D)과 상기 제 3 메모리 뱅크(B2)의 서브 뱅크(B2U, B2D)들을 동시에 활성화 시킬 수 있고, 상기 제 2 메모리 뱅크(B1)의 서브 뱅크들(B1U, B1D)과 상기 제 4 메모리 뱅크(B3)의 서브 뱅크들(B3U, B3D)을 동시에 활성화 시킬 수 있다. 상기 제 1 및 제 3 메모리 뱅크(B0, B2)의 활성화 및 상기 제 2 및 제 4 메모리 뱅크(B1, B3)의 활성화는 선택적으로 이루어진다. 상기 제 1 메모리 뱅크(B0)의 제 1 업 뱅크(B0U)와 상기 제 2 메모리 뱅크(B1)의 제 2 업 뱅크(B1U)는 제 1 그룹(10)을 이루어 배치되고, 제 1 테스트 입출력 라인(TDQ<3>)을 공유한다. 따라서, 상기 제 1 메모리 뱅크(B0)와 제 2 메모리 뱅크(B1)의 활성화가 선택적으로 이루어지게 함으로써, 상기 제 1 테스트 입출력 라인(TDQ<3>)이 제 1 메모리 뱅크(B0)에 대한 멀티 비트 테스트 시에는 제 1 업 뱅크(B0U)의/로 데이터를 입출력 할 수 있도록 하고, 제 2 메모리 뱅크(B1)에 대한 멀티 비트 테스트 시에는 상기 제 2 업 뱅크(B1U)의/로 데이터를 입출력 할 수 있도록 할 수 있다. 도 1에서, 상기 제 1 그룹(10)은 제 1 및 제 2 업 뱅크(B0U, B1U)로 구성되고, 상기 제 3 그룹(30)은 제 3 및 제 4 업 뱅크(B2U, B3U)로 구성되므로, 상기 제 1 메모리 뱅크(B0) 및 상기 제 3 메모리 뱅크(B2)의 활성화와 상기 제 2 메모리 뱅크(B1) 및 제 4 메모리 뱅크(B3)의 활성화가 선택적으로 이루어진다면, 각각 다른 메모리 뱅크에 속하는 서브 뱅크들이 동일한 테스트 입출력 라인을 공유하더라도 각각의 메모리 뱅크 별로 멀티 비트 테스트 동작이 수행될 수 있는 것이다. 도 1에서, 상기 서브 뱅크들(B0U~B3D)의 데이터는 센스앰프(SA)를 통해 상기 테스트 입출력 라인(TDQ<0:3>)으로 출력될 수 있고, 상기 테스트 입출력 라인(TDQ<0:3>)의 데이터는 상기 센스앰프(SA)를 통해 상기 서브 뱅크(B0U, B3D)에 저장될 수 있다.
상기 뱅크 선택부(100)는 멀티 비트 테스트 신호(MTEST) 및 뱅크 어드레스 신호(BA0, BA1)에 응답하여 상기 제 1 내지 제 4 메모리 뱅크(B0~B3)들을 선택적으로 활성화시킬 수 있다. 상기 뱅크 선택부(100)에서 제 1 내지 제 4 메모리 뱅크를 활성화시키기 위한 신호(BA0U~BA3D)는 각각의 그룹에 포함되는 워드라인 제어회로(100a~100d)로 전달되고 상기 워드라인 제어회로(100a~100d)가 상기 서브 뱅크들(B0U~B3D)의 워드라인을 활성화 시킴으로써 상기 제 1 내지 제 4 메모리 뱅크(B0~B3)의 활성화가 이루어진다.
또한, 상기 반도체 메모리 장치는 로우 선택부(200a~200d)를 더 포함할 수 있다. 상기 로우 선택부(200a~200d)는 상기 서브 뱅크들(B0U~B3D) 절반과 나머지 절반 중 하나를 선택적으로 활성화 시키기 위해서 구비된다. 도 1에서, 상기 로우 선택부(200a~200d)는 상기 서브 뱅크들(B0U~B3D)의 절반과 나머지 절반을 선택적으로 활성화 시키기 때문에, 상기 뱅크 선택부(100)와 상기 로우 선택부(200a~200d)가 함께 사용되는 경우 상기 하나의 메모리 뱅크의 1/4 뱅크(하나의 서브 뱅크의 왼쪽 절반 또는 오른 쪽 절반)를 선택하여 활성화시킬 수 있다. 상기 로우 선택부(200a~200d)는 로우 어드레스 신호(RA)에 응답하여 상기 서브 뱅크들(B0U~B3D)의 절반과 나머지 절반을 선택적으로 활성화시킬 수 있다.
도 2는 도 1의 뱅크 선택부(100)의 실시예의 구성을 보여주는 도면이다. 도 2에서, 상기 뱅크 선택부(100)는 멀티 비트 테스트 신호(MTEST) 및 뱅크 어드레스 신호(BA0, BA1)에 응답하여 상기 제 1 메모리 뱅크 내지 제 4 메모리 뱅크(B0~B3)를 선택적으로 활성화시키기 위한 신호(BA0U~BA3D)를 생성한다. 상기 멀티 비트 테스트 신호(MTEST)는 멀티 비트 테스트 수행을 지시하는 테스트 모드 신호를 이용할 수 있다. 상기 뱅크 어드레스 신호(BA0, BA1)는 반도체 메모리 장치를 구성하는 메모리 뱅크를 선택하기 위해 입력되는 복수개의 어드레스 신호이다. 예를 들어, 반도체 메모리 장치가 4개의 메모리 뱅크로 구성될 때, 상기 뱅크 어드레스 신호는 2개로 구성될 수 있다. 이하에서는, 반도체 메모리 장치가 4개의 메모리 뱅크로 구성되는 경우를 예로 설명한다. 상기 뱅크 선택부(100)는 상기 멀티 비트 테스트 신호(MTEST)가 디스에이블되었을 때, 제 1 및 제 2 뱅크 어드레스 신호(BA0, BA1)에 응답하여 상기 제 1 내지 제 4 메모리 뱅크(B0~B3)를 선택적으로 활성화시킨다. 상기 뱅크 선택부(100)는 상기 멀티 비트 테스트 신호(MTEST)가 인에이블되었을 때, 즉, 멀티 비트 테스트 동작에서, 상기 제 1 뱅크 어드레스 신호(BA0)에 응답하여 상기 제 1 및 제 3 메모리 뱅크(B0, B2)를 활성화시키거나, 상기 제 2 및 제 4 메모리 뱅크(B1, B3)를 활성화시킨다. 따라서, 상기 뱅크 선택부(100)는 멀티 비트 테스트 동작이 아닌 노멀 동작에서는 제 1 및 제 2 뱅크 어드레스(BA0, BA1)를 모두 이용하여 각각의 메모리 뱅크(B0~B3)를 선택적으로 활성화시킬 수 있고, 멀티 비트 테스트 동작에서는 제 1 및 제 3 메모리 뱅크(B0, B2)의 활성화와 상기 제 2 및 제 4 메모리 뱅크(B1, B3)의 활성화가 선택적으로 이루어지게 하여 멀티 비트 테스트가 수행될 수 있도록 한다.
도 2에서, 상기 뱅크 선택부(100)는 제 1 내지 제 4 디코더(110~140)로 구성될 수 있다. 상기 제 1 내지 제 4 디코더(110~140)는 각각 제 1 뱅크 어드레스 신호(BA0), 제 2 뱅크 어드레스 신호(BA1) 및 멀티 비트 테스트 신호(MTEST)에 응답하여 상기 제 1 내지 제 4 메모리 뱅크(B0~B3)를 선택적으로 활성화 시키기 위한 신호(BA0U~BA3D)를 생성한다. 상기 제 1 디코더(110)는 상기 제 1 메모리 뱅크(B0)를 구성하는 상기 제 1 업 뱅크 및 제 1 다운 뱅크(B0U, B0D)를 선택하는 신호(BA0U, BA0D)를 생성하고, 상기 제 2 디코더(120)는 상기 제 2 메모리 뱅크(B1)를 구성하는 상기 제 2 업 뱅크 및 제 2 다운 뱅크(B1U, B1D)를 선택하는 신호(BA1U, BA1D)를 생성한다. 마찬가지로, 상기 제 3 디코더(130)는 상기 제 3 업 뱅크 및 제 3 다운 뱅크(B2U, B2D)를 선택하는 신호(BA2U, BA2D)를 생성하고, 상기 제 4 디코더(140)는 상기 제 4 업 뱅크 및 제 4 다운 뱅크(B3U, B3D)를 선택하는 신호(BA3U, BA3D)를 생성할 수 있다.
상기 제 1 내지 제 4 디코더(110~140)는 상기 멀티 비트 테스트 신호(MTEST)가 디스에이블 되었을 때, 상기 제 1 및 제 2 뱅크 어드레스 신호(BA0~BA1)의 조합에 따라 상기 제 1 내지 제 4 메모리 뱅크(B0~B3)를 활성화시키는 신호(BA0U~BA3D)를 생성할 수 있다.
상기 제 1 내지 제 4 디코더(110~140)는 상기 멀티 비트 테스트 신호(MTEST)가 인에이블되었을 때, 상기 제 1 뱅크 어드레스 신호(BA0)의 인에이블 여부에 따라 제 1 및 제 3 메모리 뱅크(B0, B2)를 활성화시키는 신호(BA0U, BA0D, BA2U, BA2D)를 생성하거나, 제 2 및 제 4 메모리 뱅크(B1, B3)를 활성화시키는 신호(BA1U, BA1D, BA3U, BA3D)를 생성한다. 즉, 상기 멀티 비트 테스트 신호(MTEST)가 인에이블되면, 제 1 뱅크 어드레스 신호(BA0)만을 이용하여, 제 1 및 제 3 메모리 뱅크(B0, B2)를 한번에 활성화시키거나, 상기 제 2 및 제 4 메모리 뱅크(B1, B3)를 한번에 활성화시킬 수 있다.
도 2에서, 상기 제 1 내지 제 4 디코더(110~140)는 각각 3개의 낸드 게이트로 구성될 수 있다. 상기 제 1 디코더(110)는 제 1 및 제 3 낸드 게이트(ND1~ND3)로 구성된다. 상기 제 1 낸드 게이트(ND1)는 제 1 및 제 2 뱅크 어드레스 신호의 반전신호(BA0b, BA1b), 멀티 비트 테스트 신호의 반전신호(MTESTb)를 입력 받는다. 따라서, 상기 멀티 비트 테스트 신호(MTEST)가 디스에이블된 경우 상기 반전신호(MTESTb)는 하이 레벨이므로, 상기 제 1 낸드 게이트(ND1)는 상기 제 1 및 제 2 뱅크 어드레스 신호의 반전신호(BA0b, BA1b)의 레벨에 따라 서로 다른 레벨을 갖는 신호를 출력한다. 따라서, 상기 제 1 디코더(110)는 상기 제 1 및 제 2 뱅크 어드레스 신호(BA0, BA1)의 조합에 따라 상기 제 1 메모리 뱅크(B0)를 활성화시키는 신호(BA0U, BA0D)를 인에이블 시키거나 디스에이블 시킬 수 있다. 반면에, 상기 멀티 비트 테스트 신호(MTEST)가 인에이블되면 상기 반전신호(MTESTb)는 로우 레벨이 되므로, 상기 제 1 낸드 게이트(ND1)는 상기 제 1 및 제 2 뱅크 어드레스 신호(BA0~BA1)와 무관하게 하이 레벨의 신호를 출력한다. 이 때, 제 2 및 제 3 낸드 게이트(ND2, ND3)는 상기 제 1 낸드 게이트(ND1)의 출력과 제 1 뱅크 어드레스 신호(BA0)를 입력 받으므로, 상기 제 1 뱅크 어드레스 신호(BA0)가 로우 레벨이면 하이 레벨의 신호(BA0U, BA0D)를 출력하고, 상기 제 1 뱅크 어드레스 신호(BA0)가 하이 레벨이면 로우 레벨의 신호(BA0U, BA0D)를 출력하게 된다.
상기 제 3 디코더(130)는 제 7 내지 제 9 낸드 게이트(ND7~ND9)로 구성된다. 상기 제 7 낸드 게이트(ND7)는 상기 제 1 뱅크 어드레스 신호(BA0), 제 2 뱅크 어드레스 신호의 반전신호(BA1b) 및 멀티 비트 테스트 신호의 반전신호(MTESTb)를 입력 받는다. 따라서, 상기 멀티 비트 테스트 신호(MTEST)가 디스에이블된 경우, 상기 제 3 디코더(130)는 상기 제 1 및 제 2 뱅크 어드레스 신호(BA0, BA1)의 레벨에 따라 상기 제 3 메모리 뱅크(B2)를 활성화시키는 신호(BA2U, BA2D)를 인에이블 시키거나 디스에이블시킬 수 있다. 상기 멀티 비트 테스트 신호(MTEST)가 인에이블된 경우, 상기 제 7 낸드 게이트(ND7)는 하이 레벨의 신호를 출력한다. 상기 제 8 및 제 9 낸드 게이트(ND8, ND9)는 각각 상기 제 7 낸드 게이트(ND7)의 출력과 상기 제 1 뱅크 어드레스 신호(BA0)를 입력 받으므로, 상기 제 1 뱅크 어드레스 신호(BA0)에 따라 서로 다른 레벨을 갖는 신호(BA2U, BA2D)를 출력할 수 있다. 이와 같이, 상기 제 1 디코더(110)의 제 2 및 제 3 낸드 게이트(ND2, ND3)와 상기 제 3 디코더(130)의 제 8 및 제 9 낸드 게이트(ND8, ND9)는 상기 제 1 뱅크 어드레스 신호(BA0)를 공통 입력 받으므로, 상기 멀티 비트 테스트 신호(MTEST)가 인에이블 되었을 때, 상기 제 1 뱅크 어드레스 신호(BA0)에 응답하여 상기 제 1 및 제 3 메모리 뱅크(B0, B2)를 동시에 활성화시키는 신호(BA0U, BA0D, BA2U, BA2D)를 생성하거나, 상기 제 1 및 제 3 메모리 뱅크(B0, B2)를 동시에 비활성화시킨다.
제 4 내지 제 6 낸드 게이트(ND4~ND6)로 구성되는 제 2 디코더(120) 및 제 10 내지 제 12 낸드 게이트(ND10~ND12)로 구성되는 제 4 디코더(140)는 상기 제 1 및 제 3 디코더(110~130)의 동작과 유사하다. 다만, 상기 제 2 디코더(120)의 제 5 및 제 6 낸드 게이트(ND5, ND6)와 상기 제 4 디코더(140)의 제 11 및 제 12 낸드 게이트(ND11~ND12)는 상기 제 1 뱅크 어드레스 신호의 반전신호(BA0b)를 입력 받으므로, 상기 멀티 비트 테스트 신호(MTESTb)가 인에이블되었을 때 상기 제 2 및 제 4 메모리 뱅크(B1, B3)를 동시에 활성화시키는 신호(BA1U, BA1D, BA3U, BA3D)를 생성하거나, 제 2 및 제 4 메모리 뱅크(B1, B3)를 동시에 비활성화 시킬 수 있다.
위와 같은 구성을 구비하여, 상기 뱅크 선택부(100)는 멀티 비트 테스트 시, 상기 제 1 뱅크 어드레스 신호(BA0)가 하이 레벨이면, 상기 제 1 및 제 3 메모리 뱅크(B0, B2)를 비활성화 시키고, 상기 제 2 및 제 4 메모리 뱅크(B1, B3)를 활성화시킬 수 있다. 반대로, 상기 제 1 뱅크 어드레스 신호(BA0)가 로우 레벨이면, 상 기 제 1 및 제 3 메모리 뱅크(B0, B2)를 활성화시키고, 상기 제 2 및 제 4 메모리 뱅크(B1, B3)를 비활성화시킬 수 있다.
도 3은 도 2의 로우 선택부(200a)의 실시예의 구성을 보여주는 도면이다. 도 1에서, 제 1 내지 제 4 그룹(10~40)에 포함되는 각각의 로우 선택부(200a~200d)는 동일한 구성을 갖는다. 이하에서는, 제 1 그룹(10)에 속하는 로우 선택부(200a)를 대표적으로 설명하기로 한다. 상기 로우 선택부(200a)는 제어부(210) 및 선택부(220)를 포함한다. 상기 제어부(210)는 로우 어드레스 신호(RA)를 입력 받아 제어신호(CTRL_L, CTRL_H)를 생성한다. 상기 로우 어드레스 신호(RA)는 메모리 뱅크의 열 선택을 위해 입력되는 신호이다. 일반적으로 반도체 메모리 장치는 복수개의 로우 어드레스 신호를 사용하는데, 상기 로우 선택부(200a)는 상기 복수개의 로우 어드레스 신호 중 임의의 로우 어드레스 신호를 이용할 수 있다. 상기 제어부(210)는 상기 로우 어드레스 신호(RA)의 레벨에 따라 서로 다른 레벨을 갖는 제 1 및 제 2 제어신호(CTRL_L, CTRL_R)를 생성할 수 있다. 상기 제어부(210)는 상기 로우 선택부(200a~200d)에 개별적으로 구비될 수도 있고, 상기 로우 선택부(200a~200d)가 하나의 제어부(210)를 공통으로 사용할 수도 있다.
도 3에서, 상기 제어부(210)는 상기 로우 어드레스 신호(RA)가 하이 레벨이면, 상기 제 1 제어신호(CTRL_L)를 인에이블 시키고, 상기 제 2 제어신호(CTRL_H)를 디스에이블 시킨다. 반대로, 상기 로우 어드레스 신호(RA)가 로우 레벨이면, 상기 제 1 제어신호(CTRL_L)를 디스에이블 시키고, 상기 제 2 제어신호(CTRL_R)를 인에이블 시킨다. 상기 제어부(210)는 제 1 내지 제 4 인버터(IV1~IV4)로 구성될 수 있다. 상기 제 1 인버터(IV1)는 상기 로우 어드레스 신호(RA)를 반전시킨다. 상기 제 2 인버터(IV2)는 상기 제 1 인버터(IV1)의 출력을 반전하여 상기 제 1 제어신호(CTRL_L)를 생성한다. 상기 제 3 인버터(IV3)는 상기 제 1 인버터(IV1)의 출력을 반전한다. 상기 제 4 인버터(IV4)는 상기 제 3 인버터(IV3)의 출력을 반전하여 상기 제 2 제어신호(CTRL_H)를 생성한다. 따라서, 상기 제어부(210)는 상기 로우 어드레스 신호(RA)에 따라 서로 다른 레벨을 갖는 제 1 및 제 2 제어신호(CTRL_L, CTRL_H)를 생성할 수 있다.
상기 선택부(220)는 제 1 내지 제 4 패스 게이트(PG1~PG4)로 구성된다. 상기 제 1 패스 게이트(PG1)는 턴온되었을 때, 제 1 업 뱅크(B0U)의 왼쪽 절반과 상기 제 1 테스트 입출력 라인을 연결한다. 상기 제 2 패스 게이트(PG2)는 턴온되었을 때, 상기 제 1 업 뱅크(B0U)의 나머지 오른쪽 절반과 상기 제 1 테스트 입출력 라인을 연결된다. 상기 제 3 패스 게이트(PG3)는 턴온되었을 때, 상기 제 2 업 뱅크(B1U)의 왼쪽 절반과 상기 제 1 테스트 입출력 라인(TDQ<3>)을 연결하고, 상기 제 4 패스 게이트(PG3)는 턴온되었을 때, 상기 제 2 업 뱅크(B1U)의 나머지 오른쪽 절반과 상기 제 1 테스트 입출력 라인(TDQ<3>)을 연결한다. 상기 제 1 패스 게이트 내지 상기 제 4 패스 게이트(PG1~PG4)는 상기 제 1 및 제 2 제어신호(CTRL_L, CTRL_R)에 응답하여 턴온된다. 상기 제 1 패스 게이트(PG1)와 제 2 패스 게이트(PG2)의 제어 단에는 각각 서로 다른 제어신호가 인가되므로, 상기 제 1 및 제 2 제어신호(CTRL_L, CTRL_R)의 레벨에 따라 상기 제 1 및 제 2 패스 게이트(PG1, PG2)는 선택적으로 턴온된다. 따라서, 제 1 패스 게이트(PG1)가 턴온되면 상기 제 1 업 뱅크(B0U)의 왼쪽 절반이 상기 제 1 테스트 입출력 라인(TDQ<3>)과 연결되어 데이터가 입출력되며, 상기 제 2 패스 게이트(PG2)가 턴온되면 상기 제 1 업 뱅크(B0U)의 나머지 오른쪽 절반이 상기 제 1 테스트 입출력 라인(TDQ<3>)과 연결되어 데이터가 입출력될 수 있다.
마찬가지로, 상기 제 3 패스 게이트(PG3)와 제 4 패스 게이트(PG4)의 제어 단에는 각각 서로 다른 제어신호가 인가되므로, 상기 제 1 및 제 2 제어신호(CTRL_L, CTRL_R)의 레벨에 따라 상기 제 3 및 제 4 패스 게이트(PG3, PG4)는 선택적으로 턴온된다. 따라서, 제 3 패스 게이트(PG3)가 턴온되면 상기 제 2 업 뱅크(B1U)의 왼쪽 절반이 상기 제 1 테스트 입출력 라인(TDQ<3>)과 연결되어 데이터가 입출력되며, 상기 제 4 패스 게이트(PG4)가 턴온되면 제 2 업 뱅크(B1U)의 나머지 오른쪽 절반이 상기 제 1 테스트 입출력 라인(TDQ<3>)과 연결되어 데이터가 입출력될 수 있다.
도 1 내지 도 3을 참조하여 멀티 비트 테스트 시의 상기 반도체 메모리 장치의 동작을 살펴보면 다음과 같다. 멀티 비트 테스트를 위해 상기 멀티 비트 테스트 신호(MTEST)가 인에이블되고 상기 제 1 뱅크 어드레스 신호(BA0)가 하이 레벨이면 상기 뱅크 선택부(100)는 상기 제 1 및 제 3 메모리 뱅크(B0, B2)를 활성화시키는 신호(BA0U, BA0D, BA2U, BA2D)를 인에이블 시키고, 상기 제 2 및 제 4 메모리 뱅크(B1, B3)를 활성화시키는 신호(BA1U, BA1D, BA3U, BA3D)를 디스에이블 시킨다. 따라서, 제 1 그룹(10)을 형성하는 상기 제 1 메모리 뱅크(B0)의 제 1 업 뱅크(B0U)가 활성화되고, 제 2 그룹(20)을 형성하는 상기 제 1 메모리 뱅크(B0)의 제 1 다운 뱅크(B0D)가 활성화된다. 마찬가지로, 상기 제 3 그룹(30)을 형성하는 제 3 메모리 뱅크(B2)의 제 3 업 뱅크(B2U)가 활성화되고, 상기 제 4 그룹(40)을 형성하는 제 3 메모리 뱅크(B2)의 제 3 다운 뱅크(B2D)가 활성화된다. 이 때, 로우 어드레스 신호(RA)가 하이 레벨이면, 상기 제어부(210)는 하이 레벨의 제 1 제어신호(CTRL_L)를 생성하고, 로우 레벨의 제 2 제어신호(CTRL_R)를 생성한다. 따라서, 상기 로우 선택부(200a, 200c)는 상기 제 1 및 제 2 제어신호(CTRL_L, CTRL_R)에 응답하여 상기 제 1 업 뱅크(B0U), 제 1 다운 뱅크(B0D), 제 3 업 뱅크(B2U) 및 제 3 다운 뱅크(B2D)의 오른 쪽 절반이 상기 제 1 내지 제 4 테스트 입출력 라인(TDQ<0:3>)과 각각 연결될 수 있도록 한다. 반대로, 상기 로우 어드레스 신호(RA)가 로우 레벨이면, 상기 로우 선택부(200a, 200c)는 상기 제 1 업 뱅크(B0U), 제 1 다운 뱅크(B0D), 제 3 업 뱅크(B2U) 및 제 3 다운 뱅크(B2D)의 왼쪽 절반이 상기 제 1 내지 제 4 테스트 입출력 라인(TDQ<0:3>)과 각각 연결될 수 있도록 한다. 상기 제 1 메모리 뱅크(B0)의 서브 뱅크들인 제 1 업 뱅크 및 제 1 다운 뱅크(B0U, B0D)와 상기 제 3 메모리 뱅크(B2)의 서브 뱅크들인 제 3 업 뱅크 및 제 3 다운 뱅크(B2U, B2D)의 멀티 비트 테스트가 수행될 수 있다. 즉, 상기 제 1 내지 제 4 테스트 입출력 라인(TDQ<0:3>)의 데이터를 상기 제 1 및 제 3 메모리 뱅크(B0, B2)에 라이트하거나, 상기 제 1 및 제 3 메모리 뱅크(B0, B2)의 데이터를 상기 제 1 내지 제 4 테스트 입출력 라인(TDQ<0:3>)으로 전송하여 리드 동작이 수행될 수 있다.
상기 제 1 뱅크 어드레스 신호(RA)가 로우 레벨이 되면, 상기 뱅크 선택 부(100)는 상기 제 1 및 제 3 메모리 뱅크(B0, B2)를 활성화시키는 신호(BA0U, BA0D, BA2U, BA2D)를 디스에이블 시키고, 상기 제 2 및 제 4 메모리 뱅크(B1, B3)를 활성화시키는 신호(BA1U, BA1D, BA3U, BA3D)를 인에이블 시킨다. 따라서, 제 1 그룹(10)을 형성하는 상기 제 2 메모리 뱅크(B1)의 제 2 업 뱅크(B1U)가 활성화되고, 제 2 그룹(20)을 형성하는 상기 제 2 메모리 뱅크(B1)의 제 2 다운 뱅크(B1D)가 활성화된다. 마찬가지로, 상기 제 3 그룹(30)을 형성하는 제 4 메모리 뱅크(B3)의 제 4 업 뱅크(B3U)가 활성화되고, 상기 제 4 그룹(40)을 형성하는 제 4 메모리 뱅크(B3)의 제 4 다운 뱅크(B3D)가 활성화된다. 이 때, 로우 어드레스 신호(RA)가 하이 레벨이면, 상기 제어부(100)는 하이 레벨의 제 1 제어신호(CTRL_L)를 생성하고, 로우 레벨의 제 2 제어신호(CTRL_R)를 생성한다. 따라서, 상기 로우 선택부(200b, 200d)는 상기 제 1 및 제 2 제어신호(CTRL_L, CTRL_R)에 응답하여 상기 제 2 업 뱅크(B1U), 제 2 다운 뱅크(B1D), 제 4 업 뱅크(B3U) 및 제 4 다운 뱅크(B3D)의 오른 쪽 절반이 상기 제 1 내지 제 4 테스트 입출력 라인(TDQ<0:3>)과 각각 연결될 수 있도록 한다. 반대로, 상기 로우 어드레스 신호(RA)가 로우 레벨이면, 상기 로우 선택부(200b, 200d)는 상기 제 2 업 뱅크(B1U), 제 2 다운 뱅크(B1D), 제 4 업 뱅크(B3U) 및 제 4 다운 뱅크(B3D)의 왼 쪽 절반이 상기 제 1 내지 제 4 테스트 입출력 라인(TDQ<0:3>)과 각각 연결될 수 있도록 한다. 상기 제 2 메모리 뱅크(B1)의 서브 뱅크들인 제 2 업 뱅크 및 제 2 다운 뱅크(B1U, B1D)와 상기 제 4 메모리 뱅크(B3)의 서브 뱅크들인 제 4 업 뱅크(B3U) 및 제 4 다운 뱅크(B3D)의 멀티 비트 테스트가 수행될 수 있다. 즉, 상기 제 1 내지 제 4 테스트 입출력 라인(TDQ<0:3>)의 데이터를 상기 제 2 및 제 4 메모리 뱅크(B1, B3)에 라이트하거나, 상기 제 2 및 제 4 메모리 뱅크(B1, B3)의 데이터를 상기 제 1 내지 제 4 테스트 입출력 라인(TDQ<0:3>)으로 전송하여 리드 동작이 수행될 수 있다.
이와 같이, 본 발명은 스플릿 뱅크 구조를 갖는 반도체 메모리 장치에서, 하나의 그룹을 형성하는 서로 다른 메모리 뱅크들의 서브 뱅크들에 동일한 테스트 입출력 라인을 할당하여 멀티 비트 테스트가 수행될 수 있다. 따라서, 하나의 메모리 뱅크를 구성하는 서브 뱅크들과 연결되는 테스트 입출력 라인의 길이 (또는 로딩)가 동일해지므로, 정확한 멀티 비트 테스트 결과를 얻을 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 도면,
도 2는 도 1의 뱅크 선택부의 실시예의 구성을 보여주는 도면,
도 3은 도 1의 로우 선택부의 실시예의 구성을 보여주는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
10: 제 1 그룹 20: 제 2 그룹
30: 제 3 그룹 40: 제 4 그룹
100: 뱅크 선택부 200a~200d: 로우 선택부

Claims (15)

  1. 멀티 비트 테스트 시에, 하나의 메모리 뱅크의 일부 서브 뱅크와 상기 하나의 메모리 뱅크 이외의 다른 메모리 뱅크의 일부 서브 뱅크에 동일한 테스트 입출력 라인을 할당하도록 구성된 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 하나의 메모리 뱅크의 모든 서브 뱅크를 모두 선택하기 위한 뱅크 선택부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 뱅크 선택부는, 멀티 비트 테스트 신호와 뱅크 어드레스 신호를 입력 받아 상기 하나의 메모리 뱅크의 모든 서브 뱅크를 선택하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 하나의 메모리 뱅크의 일부 서브 뱅크의 절반과 나머지 절반 중 하나를 선택하는 로우 선택부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 로우 선택부는, 로우 어드레스 신호에 응답하여 제어신호를 생성하는 제어부; 및
    상기 제어신호에 응답하여 상기 하나의 뱅크의 일부 서브 뱅크의 절반과 상기 나머지 절반 중 하나와 선택적으로 통신하는 선택부;
    로 구성되고,
    상기 선택부는 상기 테스트 입출력 라인과 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 메모리 뱅크를 구성하는 제 1 업 뱅크 및 제 1 다운 뱅크, 제 2 메모리 뱅크를 구성하는 제 2 업 뱅크 및 제 2 다운 뱅크를 포함하고, 상기 제 1 업 뱅크와 상기 제 2 업 뱅크가 하나의 그룹을 이루어 배치되며, 상기 제 1 다운 뱅크와 상기 제 2 다운 뱅크가 다른 하나의 그룹을 이루어 배치되고,
    멀티 비트 테스트 시에 상기 제 1 및 제 2 업 뱅크에 제 1 테스트 입출력 라인을 할당하고, 상기 제 1 및 제 2 다운 뱅크에 제 2 테스트 입출력 라인을 할당하도록 구성된 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 메모리 뱅크를 구성하는 상기 제 1 업 뱅크와 상기 제 1 다운 뱅크를 모두 선택하고, 상기 제 2 메모리 뱅크를 구성하는 상기 제 2 업 뱅크와 상기 제 2 다운 뱅크를 모두 선택하도록 구성된 뱅크 선택부를 더 포함하는 것을 특징으 로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 뱅크 선택부는, 멀티 비트 테스트 신호 및 뱅크 어드레스 신호에 응답하여 상기 제 1 메모리 뱅크와 상기 제 2 메모리 뱅크 중 하나를 선택하도록 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 6 항에 있어서,
    상기 제 1 업 뱅크, 상기 제 1 다운 뱅크, 상기 제 2 업 뱅크 및 상기 제 2 다운 뱅크의 절반과 상기 제 1 업 뱅크, 상기 제 1 다운 뱅크, 상기 제 2 업 뱅크 및 상기 제 2 다운 뱅크의 나머지 절반 중 하나를 선택하도록 구성된 로우 선택부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 로우 선택부는, 로우 어드레스 신호에 응답하여 제어신호를 생성하는 제어부;
    상기 제어신호에 응답하여 상기 제 1 업 뱅크 및 상기 제 2 업 뱅크의 절반과 상기 제 1 업 뱅크 및 상기 제 2 업 뱅크의 상기 나머지 절반과 선택적으로 통신하는 제 1 선택부; 및
    상기 제어신호에 응답하여 상기 제 1 다운 뱅크 및 상기 제 2 다운 뱅크의 절반과 상기 제 1 다운 뱅크 및 상기 제 2 다운 뱅크의 상기 나머지 절반과 선택적으로 통신하는 제 2 선택부;
    로 구성되고,
    상기 제 1 선택부는 상기 제 1 테스트 입출력 라인과 연결되고, 상기 제 2 선택부는 상기 제 2 테스트 입출력 라인과 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 멀티 비트 테스트 시에 분산 배치된 하나의 메모리 뱅크를 구성하는 서브 뱅크들에 서로 다른 테스트 입출력 라인을 할당하도록 구성된 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 하나의 메모리 뱅크를 구성하는 상기 서브 뱅크들을 모두 선택하기 위한 뱅크 선택부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 뱅크 선택부는, 멀티 비트 테스트 신호 및 뱅크 어드레스에 응답하여 상기 하나의 메모리 뱅크를 구성하는 상기 서브 뱅크들을 모두 선택하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 11 항에 있어서,
    상기 하나의 메모리 뱅크를 구성하는 상기 서브 뱅크들의 절반과 나머지 절반 중 하나를 선택하도록 구성된 로우 선택부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 로우 선택부는, 로우 어드레스 신호에 응답하여 제어신호를 생성하는 제어부; 및
    상기 제어신호에 응답하여 상기 서브 뱅크들의 절반과 상기 나머지 절반 중 하나와 선택적으로 통신하는 선택부;
    로 구성되며,
    상기 선택부는 상기 테스트 입출력 라인과 연결되는 것을 특징으로 하는 반도체 메모리 장치.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8634268B2 (en) * 2010-10-27 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit having decoding circuits and method of operating the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100576453B1 (ko) 2004-03-06 2006-05-08 주식회사 하이닉스반도체 병렬 테스트 회로를 포함하는 메모리 장치
KR100781973B1 (ko) 2006-05-08 2007-12-06 삼성전자주식회사 반도체 메모리 장치 및 그의 테스트 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01173499A (ja) 1987-12-28 1989-07-10 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US5864565A (en) * 1993-06-15 1999-01-26 Micron Technology, Inc. Semiconductor integrated circuit having compression circuitry for compressing test data, and the test system and method for utilizing the semiconductor integrated circuit
JP2697574B2 (ja) * 1993-09-27 1998-01-14 日本電気株式会社 半導体メモリ装置
KR0144711B1 (ko) * 1994-12-13 1998-08-17 김광호 반도체 메모리장치의 테스트 제어회로 및 방법
KR100206701B1 (ko) * 1996-05-16 1999-07-01 윤종용 반도체 메모리 장치의 멀티비트 테스트 회로 및 그 테스트 방법
JP2921505B2 (ja) * 1996-08-09 1999-07-19 日本電気株式会社 半導体記憶装置
USRE40172E1 (en) * 1998-05-25 2008-03-25 Hynix Semiconductor, Inc. Multi-bank testing apparatus for a synchronous dram
ITRM20010104A1 (it) * 2001-02-27 2002-08-27 Micron Technology Inc Modo di lettura a compressione di dati per il collaudo di memorie.
JP2002260398A (ja) * 2001-03-05 2002-09-13 Mitsubishi Electric Corp マルチビットテスト回路
US6549467B2 (en) * 2001-03-09 2003-04-15 Micron Technology, Inc. Non-volatile memory device with erase address register
JP2003132681A (ja) * 2001-10-29 2003-05-09 Mitsubishi Electric Corp 半導体記憶装置
US7139943B2 (en) * 2002-03-29 2006-11-21 Infineon Technologies Ag Method and apparatus for providing adjustable latency for test mode compression
JP2004045090A (ja) 2002-07-09 2004-02-12 Renesas Technology Corp 半導体集積回路
KR100505425B1 (ko) * 2003-06-30 2005-08-04 주식회사 하이닉스반도체 반도체 장치에서의 신호의 지연 시간 제어 방법
KR100694418B1 (ko) * 2004-11-15 2007-03-12 주식회사 하이닉스반도체 메모리 장치의 병렬 압축 테스트 회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100576453B1 (ko) 2004-03-06 2006-05-08 주식회사 하이닉스반도체 병렬 테스트 회로를 포함하는 메모리 장치
KR100781973B1 (ko) 2006-05-08 2007-12-06 삼성전자주식회사 반도체 메모리 장치 및 그의 테스트 방법

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