KR100576453B1 - 병렬 테스트 회로를 포함하는 메모리 장치 - Google Patents

병렬 테스트 회로를 포함하는 메모리 장치

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Abstract

본 발명은 입출력 패드 수를 줄여 테스트 장비의 채널 부족 현상을 극복할 수 있는 병렬 테스트 회로를 포함하는 메모리 장치에 관한 것으로, 테스트 모드 시에 정상 동작 시의 제 1 버스트 길이(burst length)보다 긴 제 2 버스트 길이로 설정하는 버스트 길이 조절 블록과, 리페어를 수행하는 단위로 데이터를 압축하여 테스트하는 병렬 테스트 블록과, 적어도 두 개 이상의 병렬 테스트 블록으로부터 출력된 데이터를 제 2 버스트 길이에 따라 순차적으로 출력하는 출력블록과, 출력블록으로부터 출력된 데이터를 외부로 출력하는 다수의 입출력 패드를 포함하는 것을 특징으로 한다.

Description

병렬 테스트 회로를 포함하는 메모리 장치{Memory device having parallel test circuit}
도 1은 일반적인 메모리 장치의 병렬 테스트 구조를 나타낸 개념도.
도 2는 본 발명에 따른 메모리 장치의 병렬 테스트 구조를 나타낸 개념도.
도 3은 도 2에 도시된 실시예에서 출력부를 나타낸 블록도.
도 4는 도 2에 도시된 실시예에서 버스트 길이(burst length) 조절 회로를 나타낸 블록도.
본 발명은 병렬 테스트 회로를 포함하는 메모리 장치에 관한 것으로, 보다 상세하게는 입출력 패드 수를 줄여 테스트 장비의 채널 부족 현상을 극복할 수 있는 병렬 테스트 회로를 포함하는 메모리 장치에 관한 것이다.
일반적으로 다이내믹 램(Dynamic RAM)과 같은 반도체 메모리소자의 경우에는 데이터의 리드(read) 및 라이트(write) 동작이 정확하게 이루어져야 하는데, 이를 위해서는 칩 상(on chip)에 하나의 불량 셀(fail cell)도 존재해서는 안 된다. 그러나 초고집적화 되고 있는 추세에 따라 하나의 칩에 집적되는 셀(cell)의 수가 수 천 만개 이상으로 되어감에 따라 제조공정의 발달에도 불구하고 그 불량 셀의 존재 가능성은 상대적으로 더욱 크다고 할 수 있다. 만일 이러한 불량 셀에 대하여 정확한 테스트가 이루어지지 않는다면 반도체 메모리소자로서의 신뢰성을 확보할 수 없게 된다.
소자 테스트 기술은 신뢰성 있게 테스트하는 것도 중요하지만, 수천만 개의 셀에 대하여 고속으로 테스트 가능하여야 한다. 특히 반도체 메모리소자의 개발기간의 단축과 아울러 제품출하까지 테스트시간의 단축여부가 곧 바로 제품 비용(cost)에 영향을 미치기 때문에 테스트타임의 단축은 생산의 효율성 및 제조업체간의 경쟁에서 매우 중요한 이슈로 작용하고 있다.
일반적으로 반도체 메모리 장치에서는, 메모리 칩(Memory Chip)을 생산하여 셀(Cell)의 우량/불량(Pass/Fail) 여부를 가리고자 할 때 1개의 셀 씩 테스트를 할 경우, 고집적화된 메모리 장치의 테스트 시간은 오래 걸릴 뿐 아니라 비용(Cost)의 증가를 가져오게 된다.
따라서, 테스트 시간을 줄이고자 하는 목적으로 병렬 테스트 모드(parallel test mode)를 사용한다.
병렬 테스트는 다수의 셀에 같은 데이터를 라이트(Write)한 후 리드(Read)시 배타적 오아(exclusive OR) 논리 회로를 이용하여, 같은 데이터가 읽혀지면 "1"로서 우량(Pass) 판정을 내리고, 하나라도 다른 데이터가 읽혀지면 "0"으로 불량(Fail) 처리함으로써 테스트 시간을 줄인다.
도 1은 일반적인 메모리 장치의 병렬 테스트 구조를 나타낸 개념도이다. 여 기서는 4X32 DRAM의 PARA 테스트인 경우를 예를 들어 설명한다.
도 1을 참조하면, 하프 뱅크(half bank) 단위로 동시에 리페어(repair)되기 때문에 병렬 테스트 블록(1)은 병렬 테스트 시에 하프 뱅크의 데이터를 압축(compress)하여 입출력 패드 DQ로 출력한다. 이때, PARA 테스트는 하나의 테스트 장비에서 많은 다이(die)를 측정한다.
따라서, 테스트 장비의 채널 수를 줄이기 위해 4개의 입출력 패드 DQ를 사용할 경우 테스트 장비에서 8개의 입출력 패드 DQ를 사용하는 경우보다 많은 수의 다이(die)를 측정할 수 있지만, 하나의 뱅크 단위로 데이터가 압축되어 4개의 입출력 패드 DQ를 통해 출력되기 때문에 하나의 뱅크 단위로 동시에 리페어해야 함으로 리페어 효율이 반으로 줄어드는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 PARA 테스트 시 리페어 효율을 유지하면서 사용하는 입출력 패드 DQ 수를 줄이는 것이다.
상기 목적을 달성하기 위한 본 발명의 병렬 테스트 회로를 포함하는 메모리 장치는, 테스트 모드 시에 정상 동작 시의 제 1 버스트 길이(burst length)보다 긴 제 2 버스트 길이로 설정하는 버스트 길이 조절 블록; 리페어를 수행하는 단위로 데이터를 압축하여 테스트하는 적어도 두 개 이상의 병렬 테스트 블록; 적어도 두 개 이상의 병렬 테스트 블록으로부터 출력된 데이터를 제 2 버스트 길이에 따라 순차적으로 출력하는 출력블록; 및 출력블록으로부터 출력된 데이터를 외부로 출력하는 다수의 입출력 패드를 포함하고, 버스트 길이 조절 블록은 테스트 모드 시에 제 1 버스트 길이를 설정하는 제 1 버스트 길이 제어신호가 활성화되면 제 2 버스트 길이를 설정하는 제 2 버스트 길이 제어신호를 활성화하고, 제 1 버스트 길이 제어신호를 비활성화하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 메모리 장치의 병렬 테스트 구조를 나타낸 개념도이다. 여기서는 4X32 DRAM의 PARA 테스트인 경우를 예를 들어 설명한다.
도 2를 참조하면, 테스트 모드로 진입하여 병렬 테스트를 수행할 때 하프 뱅크(half bank) 단위로 리페어를 수행하기 때문에 병렬 테스트 블록(1)이 하프 뱅크(half bank)의 데이터를 압축(compress)하여 출력한다. 이때 하나의 뱅크, 즉 하프 뱅크 쌍 HALF-A 및 HALF-B로부터 출력된 두 개의 데이터는 하나의 입출력 패드 DQ를 통해 순차적으로 출력된다. 여기서 출력부(2)는 파이프 래치 구조(pipe latch scheme)를 갖고, 하나의 뱅크로부터 출력된 두 개의 데이터를 순차적으로 입출력 패드 DQ로 출력한다.
이때, 정상 동작 시의 버스트 길이(Burst Length; BL)보다 2배 긴 버스트 길이를 설정하여야 한다.
따라서, 하나의 입출력 패드 DQ를 통해 하나의 뱅크, 즉 하프 뱅크 쌍을 테스트 할 수 있기 때문에 리페어 효율을 감소시키지 않고 입출력 패드 DQ 개수를 줄일 수 있다. 결과적으로 테스트 장비가 동시에 테스트할 수 있는 다이(die)의 수를 증가시킬 수 있다.
한편, 테스트 모드에서 사용하는 입출력 패드 DQ 수를 유지한 상태에서 본 발명의 구조를 적용하면 리페어 효율을 2 배로 증가시킬 수 있다. 즉 쿼터(quarter) 뱅크 단위로 리페어를 수행할 수 있다.
도 3은 도 2에 도시된 실시예에서 출력부(2)를 나타낸 블록도이다. 여기서 출력부(2)는 파이프 래치 구조(pipe latch scheme)를 갖는다.
출력부(2)는 두 개의 레지스터(4) 체인 및 두 개의 전송 스위치(6)를 포함한다.
레지스터(4) 체인은 직렬 연결된 다수의 레지스터(4)를 포함하는데, 하프 뱅크 쌍 Half Bank A 및 Half Bank B의 어느 하나의 데이터 HB0A가 두 개의 레지스터 체인 중 어느 하나의 첫 번째 레지스터(4)에 입력되고, 하프 뱅크 쌍의 다른 하나의 데이터 HB0B가 두 개의 레지스터 체인 중 다른 하나의 첫 번째 레지스터(4)에 입력된다.
또한, 전송 스위치(6)는 마지막 레지스터(4)에서 출력 데이터 버퍼(8)로 데이터를 순차적으로 전송한다. 즉 클럭 신호 CLK의 홀수 번째 라이징 에지에서 하프 뱅크 쌍 중 어느 하나의 데이터 HB0A를 전송하고, 짝수 번째 라이징 에지에서 하프 뱅크 쌍 중 다른 하나의 데이터 HB0B를 전송한다.
도 4는 도 2에 도시된 실시예에서 버스트 길이(burst length) 조절 회로를 나타낸 블록도이다. 여기서 버스트 길이 조절 회로는 테스트 모드 시 정상 동작 시에 사용되는 버스트 길이의 두 배의 버스트 길이가 되도록 조절한다.
먼저, 제 1 버스트 길이 조절부(10)는 인버터 IV1 및 노아 게이트 NR1을 포 함하는데, 노아 게이트 NR1은 정상 동작 시의 버스트 길이(Burst Length; BL)를 "1"로 설정하는 제 1 정상 버스트 길이 제어신호 BL1이 인버터 IV1에 의해 반전된 신호와 테스트 모드 신호 TM를 부정 논리 합하여 제 1 테스트 버스트 길이 제어신호 BLT1을 생성한다.
따라서, 정상 동작 시 버스트 길이를 "1"로 설정하기 위해 제 1 정상 버스트 길이 제어신호 BL1이 하이 레벨로 활성화되면 제 1 테스트 버스트 길이 제어 신호 BLT1이 활성화되어 버스트 길이를 "1"로 설정하고, 테스트 모드 시에는 테스트 모드 신호 TM가 하이 레벨로 활성화되기 때문에 제 1 정상 버스트 길이 제어신호 BL1에 상관없이 제 1 테스트 버스트 길이 제어신호 BLT1은 로우 레벨로 비활성화된다.
제 2 버스트 길이 조절부(12)는 인버터 IV2 및 낸드게이트 ND1, ND2 및 ND3을 포함하는데, 제 1 낸드게이트 ND1은 정상 동작 시 버스트 길이를 "2"로 설정하는 제 2 정상 버스트 길이 제어신호 BL2 및 테스트 모드 신호 TM가 인버터 IV2에 의해 반전된 신호를 부정 논리곱하고, 제 2 낸드게이트 ND2는 테스트 모드 신호 TM 및 제 1 정상 버스트 길이 제어신호 BL1을 부정 논리곱하고, 제 3 낸드게이트 ND3은 제 1 낸드게이트 ND1 및 제 2 낸드게이트 ND2로부터 출력된 신호를 부정 논리 곱하여 제 2 테스트 버스트 길이 제어신호 BLT2를 생성한다.
따라서, 정상 동작 시에는 제 1 정상 버스트 길이 제어신호 BL1이 활성화되면 제 1 버스트 길이 조절부(10)에 의해 제 1 테스트 버스트 길이 제어신호 BLT1이 활성화되어 버스트 길이를 "1"로 설정하고, 제 2 정상 버스트 길이 제어신호 BL2가 활성화되면 제 2 테스트 버스트 제어신호 BLT2가 활성화되어 버스트 길이를 "2"로 설정한다.
테스트 모드 시에는 제 1 정상 버스트 길이 제어신호 BL1이 활성화되면 제 2 테스트 버스트 길이 제어신호 BLT2가 활성화되어 버스트 길이를 "2"로 설정한다.
제 3 버스트 길이 조절부(14)는 인버터 IV3 및 낸드게이트 ND4, ND5 및 ND6을 포함하는데, 제 4 낸드게이트 ND4가 정상 동작 시 버스트 길이를 "4"로 설정하는 제 3 정상 버스트 길이 제어신호 BL4 및 테스트 모드 신호 TM가 인버터 IV3에 의해 반전된 신호를 부정 논리곱하고, 제 5 낸드게이트 ND5가 테스트 모드 신호 TM 및 버스트 길이 제어신호 BL2를 부정 논리곱하고, 제 6 낸드게이트 ND6이 제 4 낸드게이트 ND4 및 제 5 낸드게이트 ND5로부터 출력된 신호를 부정 논리 곱하여 제 3 테스트 버스트 길이 제어신호 BLT4를 생성한다.
따라서, 정상 동작 시에는 제 2 정상 버스트 길이 제어신호 BL2가 활성화되면 제 2 버스트 길이 조절부(12)에 의해 제 2 테스트 버스트 길이 제어신호 BLT2가 활성화되어 버스트 길이를 "2"로 설정하고, 제 3 정상 버스트 길이 제어신호 BL4가 활성화되면 제 3 테스트 버스트 제어신호 BLT4가 활성화되어 버스트 길이를 "4"로 설정한다.
테스트 모드 시에는 제 2 정상 버스트 길이 제어신호 BL2이 활성화되면 제 3 테스트 버스트 길이 제어신호 BLT4가 활성화되어 버스트 길이를 "4"로 설정한다.
제 4 버스트 길이 조절부(16)는 인버터 IV4 및 낸드게이트 ND7, ND8 및 ND9를 포함하는데, 제 7 낸드게이트 ND7은 정상 동작 시 버스트 길이를 "8"로 설정하는 제 4 정상 버스트 길이 제어신호 BL8 및 테스트 모드 신호 TM가 인버터 IV4에 의해 반전된 신호를 부정 논리곱하고, 제 8 낸드게이트 ND8은 테스트 모드 신호 TM 및 제 3 정상 버스트 길이 제어신호 BL4를 부정 논리곱하고, 제 9 낸드게이트 ND9가 제 7 낸드게이트 ND7 및 제 8 낸드게이트 ND8로부터 출력된 신호를 부정 논리 곱하여 제 4 테스트 버스트 길이 제어신호 BLT8을 생성한다.
따라서, 정상 동작 시에는 제 3 정상 버스트 길이 제어신호 BL4가 활성화되면 제 3 버스트 길이 조절부(14)에 의해 제 3 테스트 버스트 길이 제어신호 BLT4가 활성화되어 버스트 길이를 "4"로 설정하고, 제 4 정상 버스트 길이 제어신호 BL8이 활성화되면 제 4 테스트 버스트 제어신호 BLT8이 활성화되어 버스트 길이를 "8"로 설정한다.
테스트 모드 시에는 제 3 정상 버스트 길이 제어신호 BL4가 활성화되면 제 4 테스트 버스트 길이 제어신호 BLT8이 활성화되어 버스트 길이를 "8"로 설정한다.
제 5 버스트 길이 조절부(18)는 인버터 IV5 및 낸드게이트 ND10, ND11 및 ND12를 포함하는데, 제 10 낸드게이트 ND10은 정상 동작 시 버스트 길이를 "16"으로 설정하는 제 5 정상 버스트 길이 제어신호 BL16 및 테스트 모드 신호 TM가 인버터 IV5에 의해 반전된 신호를 부정 논리곱하고, 제 11 낸드게이트 ND11은 테스트 모드 신호 TM 및 정상 동작 시의 버스트 길이를 "8"로 설정하는 제 4 정상 버스트 길이 제어신호 BL8을 부정 논리곱하고, 제 12 낸드게이트 ND12가 제 10 낸드게이트 ND10 및 제 11 낸드게이트 ND11로부터 출력된 신호를 부정 논리 곱하여 제 5 테스트 버스트 길이 제어신호 BLT16을 생성한다.
따라서, 정상 동작 시에는 제 4 정상 버스트 길이 제어신호 BL8이 활성화되 면 제 4 버스트 길이 조절부(16)에 의해 제 4 테스트 버스트 길이 제어신호 BLT8이 활성화되어 버스트 길이를 "8"로 설정하고, 제 5 정상 버스트 길이 제어신호 BL16이 활성화되면 제 5 테스트 버스트 제어신호 BLT16이 활성화되어 버스트 길이를 "16"으로 설정한다.
테스트 모드 시에는 제 4 정상 버스트 길이 제어신호 BL8이 활성화되면 제 5 테스트 버스트 길이 제어신호 BLT16이 활성화되어 버스트 길이를 "16"으로 설정한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 병렬 테스트 회로를 포함하는 메모리 장치는 테스트 장비의 하나의 다이(die)당 할당 채널 수를 줄일 수 있기 때문에 테스트 시간을 줄일 수 있는 효과가 있다.
또한 본 발명은 병렬 테스트 시의 입출력 패드 수를 유지하는 경우 리페어 효율을 증가시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 삭제
  2. 테스트 모드 시에 정상 동작 시의 제 1 버스트 길이(burst length)보다 긴 제 2 버스트 길이로 설정하는 버스트 길이 조절 블록;
    리페어를 수행하는 단위로 데이터를 압축하여 테스트하는 적어도 두 개 이상의 병렬 테스트 블록;
    상기 적어도 두 개 이상의 병렬 테스트 블록으로부터 출력된 데이터를 상기 제 2 버스트 길이에 따라 순차적으로 출력하는 출력블록; 및
    상기 출력블록으로부터 출력된 데이터를 외부로 출력하는 다수의 입출력 패드를 포함하고,
    상기 버스트 길이 조절 블록은 테스트 모드 시에 상기 제 1 버스트 길이를 설정하는 제 1 버스트 길이 제어신호가 활성화되면 상기 제 2 버스트 길이를 설정하는 제 2 버스트 길이 제어신호를 활성화하고, 상기 제 1 버스트 길이 제어신호를 비활성화 하는 것을 특징으로 하는 병렬 테스트 회로를 포함하는 메모리 장치.
  3. 제 2 항에 있어서, 상기 출력 블록은
    상기 병렬 테스트 블록으로부터 출력된 데이터를 저장하는 다수의 저장 수단;
    상기 다수의 저장 수단으로부터 출력된 데이터를 순차적으로 전송하는 다수의 스위치 수단; 및
    상기 스위치 수단으로부터 출력된 데이터를 구동하여 상기 입출력 패드로 출력하는 출력 데이터 버퍼를 포함하는 것을 특징으로 하는 병렬 테스트 회로를 포함하는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 저장수단은 파이프 래치 구조를 갖는 것을 특징으로 하는 병렬 테스트 회로를 포함하는 메모리 장치.
  5. 제 3 항에 있어서,
    상기 스위치 수단은 클럭에 제어되어 선택적으로 턴 온 되는 것을 특징으로 하는 병렬 테스트 회로를 포함하는 메모리 장치.
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