JPH07234859A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH07234859A JPH07234859A JP6051253A JP5125394A JPH07234859A JP H07234859 A JPH07234859 A JP H07234859A JP 6051253 A JP6051253 A JP 6051253A JP 5125394 A JP5125394 A JP 5125394A JP H07234859 A JPH07234859 A JP H07234859A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- cpu chip
- outside
- central processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 ＣＰＵチップの外部出力端子のドライブ数を
抑え、ＣＰＵチップの消費電力を減らしてＣＰＵ動作に
余裕を持たせる。 【構成】 信号生成回路１はアドレス及びデータ等を生
成し、これらアドレス及びデータ等をＦ／Ｆ回路２及び
選択回路３に出力する。Ｆ／Ｆ回路２は信号生成回路１
の出力１０１を保持し、その値を選択回路３に出力す
る。選択回路３は信号生成回路１の出力１０１とＦ／Ｆ
回路２の出力１０２とのうち一方を外部からの固定的な
モードビット信号１０３に応じて選択し、選択した値を
ＣＰＵチップ外に出力する。
抑え、ＣＰＵチップの消費電力を減らしてＣＰＵ動作に
余裕を持たせる。 【構成】 信号生成回路１はアドレス及びデータ等を生
成し、これらアドレス及びデータ等をＦ／Ｆ回路２及び
選択回路３に出力する。Ｆ／Ｆ回路２は信号生成回路１
の出力１０１を保持し、その値を選択回路３に出力す
る。選択回路３は信号生成回路１の出力１０１とＦ／Ｆ
回路２の出力１０２とのうち一方を外部からの固定的な
モードビット信号１０３に応じて選択し、選択した値を
ＣＰＵチップ外に出力する。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、特
に情報処理装置に用いられるＣＰＵチップの省電力化に
関する。
に情報処理装置に用いられるＣＰＵチップの省電力化に
関する。
【０００２】
【従来の技術】従来、ＣＰＵチップにおいては、アドレ
スやデータ等を外部に出力するために多数の外部出力端
子を有している。これら外部出力端子はＣＰＵチップが
ボード上に配置されて接続された場合、多くの外部回路
に接続されることとなる。
スやデータ等を外部に出力するために多数の外部出力端
子を有している。これら外部出力端子はＣＰＵチップが
ボード上に配置されて接続された場合、多くの外部回路
に接続されることとなる。
【０００３】ＣＰＵチップから出力されるアドレスやデ
ータ等は、外部出力端子を介して接続された多くの外部
回路からの需要が多いため、ＣＰＵチップ内部に駆動能
力の高い出力バッファを配置し、アドレスやデータ等を
出力バッファを介して多くの外部回路に供給すること
で、多くの外部回路からの需要を満たしている。
ータ等は、外部出力端子を介して接続された多くの外部
回路からの需要が多いため、ＣＰＵチップ内部に駆動能
力の高い出力バッファを配置し、アドレスやデータ等を
出力バッファを介して多くの外部回路に供給すること
で、多くの外部回路からの需要を満たしている。
【０００４】
【発明が解決しようとする課題】上述した従来のＣＰＵ
チップでは、内部に駆動能力の高い出力バッファを配置
し、この出力バッファからアドレスやデータ等を多くの
外部回路に供給しているので、その出力バッファによっ
て消費電力が増大する。
チップでは、内部に駆動能力の高い出力バッファを配置
し、この出力バッファからアドレスやデータ等を多くの
外部回路に供給しているので、その出力バッファによっ
て消費電力が増大する。
【０００５】そのため、ＣＰＵチップの使用可能ゲート
数や出力同時動作数、及び内部ゲート動作率等が抑えら
れてしまったり、あるいは消費電力の増大による発熱等
で動作周波数の上限が抑えられてしまう。
数や出力同時動作数、及び内部ゲート動作率等が抑えら
れてしまったり、あるいは消費電力の増大による発熱等
で動作周波数の上限が抑えられてしまう。
【０００６】そこで、本発明の目的は上記の問題点を解
消し、ＣＰＵチップの外部出力端子のドライブ数を抑
え、ＣＰＵチップの消費電力を減らしてＣＰＵ動作に余
裕を持たせることができる情報処理装置を提供すること
にある。
消し、ＣＰＵチップの外部出力端子のドライブ数を抑
え、ＣＰＵチップの消費電力を減らしてＣＰＵ動作に余
裕を持たせることができる情報処理装置を提供すること
にある。
【０００７】
【課題を解決するための手段】本発明による情報処理装
置は、出力すべきデータを生成する論理回路からなる中
央処理装置を含む情報処理装置であって、前記論理回路
の出力を一時保持する保持手段と、前記中央処理装置外
からの固定信号に応じて前記論理回路の出力と前記保持
手段の出力とのうち一方を選択して前記中央処理装置外
に出力する選択手段とを前記中央処理装置に備えてい
る。
置は、出力すべきデータを生成する論理回路からなる中
央処理装置を含む情報処理装置であって、前記論理回路
の出力を一時保持する保持手段と、前記中央処理装置外
からの固定信号に応じて前記論理回路の出力と前記保持
手段の出力とのうち一方を選択して前記中央処理装置外
に出力する選択手段とを前記中央処理装置に備えてい
る。
【０００８】本発明による他の情報処理装置は、上記の
構成のほかに、前記中央処理装置外に設けられかつ前記
選択手段が前記論理回路の出力を選択したときに当該論
理回路の出力を一時格納して前記多数の外部回路に出力
する格納手段を備えている。
構成のほかに、前記中央処理装置外に設けられかつ前記
選択手段が前記論理回路の出力を選択したときに当該論
理回路の出力を一時格納して前記多数の外部回路に出力
する格納手段を備えている。
【０００９】
【作用】ＣＰＵチップの基板への搭載時に設定された外
部端子からのモードビットに応じて、ＣＰＵチップ内の
論理回路の出力と、この論理回路の出力を保持するフリ
ップフロップ回路からの出力とのうち一方を外部に出力
するようにする。
部端子からのモードビットに応じて、ＣＰＵチップ内の
論理回路の出力と、この論理回路の出力を保持するフリ
ップフロップ回路からの出力とのうち一方を外部に出力
するようにする。
【００１０】すなわち、駆動すべき信号本数が多い場合
には論理回路の出力を外部に出力するようモードビット
を固定的に設定し、信号本数があまり多くない場合には
フリップフロップ回路からの出力を外部に出力するよう
モードビットを固定的に設定することで、駆動すべき信
号本数が多い場合でもＣＰＵチップが駆動すべき信号本
数を少なくすることができ、ＣＰＵチップの消費電力量
を抑えられる。
には論理回路の出力を外部に出力するようモードビット
を固定的に設定し、信号本数があまり多くない場合には
フリップフロップ回路からの出力を外部に出力するよう
モードビットを固定的に設定することで、駆動すべき信
号本数が多い場合でもＣＰＵチップが駆動すべき信号本
数を少なくすることができ、ＣＰＵチップの消費電力量
を抑えられる。
【００１１】これによって、ＣＰＵチップの使用可能ゲ
ート数や出力同時動作数、及び内部ゲート動作率等に余
裕を持たせることができるので、ＣＰＵチップの外部出
力端子のドライブ数を抑え、ＣＰＵチップの消費電力を
減らしてＣＰＵ動作に余裕を持たせることができる。
ート数や出力同時動作数、及び内部ゲート動作率等に余
裕を持たせることができるので、ＣＰＵチップの外部出
力端子のドライブ数を抑え、ＣＰＵチップの消費電力を
減らしてＣＰＵ動作に余裕を持たせることができる。
【００１２】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１３】図１は本発明の一実施例によるＣＰＵチッ
プの構成を示すブロック図である。図において、本発明
の一実施例のＣＰＵチップは、信号生成回路１と、フリ
ップフロップ（以下、Ｆ／Ｆ回路とする）２と、選択回
路（Ｓｅｌｅｃｔｏｒ）３とを含んで構成されている。
プの構成を示すブロック図である。図において、本発明
の一実施例のＣＰＵチップは、信号生成回路１と、フリ
ップフロップ（以下、Ｆ／Ｆ回路とする）２と、選択回
路（Ｓｅｌｅｃｔｏｒ）３とを含んで構成されている。
【００１４】信号生成回路１はアドレス及びデータ等を
生成し、これらアドレス及びデータ等をＦ／Ｆ回路２及
び選択回路３に出力する。Ｆ／Ｆ回路２は信号生成回路
１の出力１０１を保持し、その値を選択回路３に出力す
る。
生成し、これらアドレス及びデータ等をＦ／Ｆ回路２及
び選択回路３に出力する。Ｆ／Ｆ回路２は信号生成回路
１の出力１０１を保持し、その値を選択回路３に出力す
る。
【００１５】選択回路３は信号生成回路１の出力１０１
とＦ／Ｆ回路２の出力１０２とのうち一方を外部からの
モードビット（Ｍｏｄｅ Ｂｉｔ）信号１０３に応じて
選択し、選択した値をＣＰＵチップ外に出力する。
とＦ／Ｆ回路２の出力１０２とのうち一方を外部からの
モードビット（Ｍｏｄｅ Ｂｉｔ）信号１０３に応じて
選択し、選択した値をＣＰＵチップ外に出力する。
【００１６】ここで、モードビット信号１０３はＣＰＵ
チップが基板等に搭載されたときに固定される信号で、
ＣＰＵチップが駆動すべき信号本数が多い場合には選択
回路３の出力１０４が信号生成回路１の出力１０１とな
るよう指示する値に固定される。
チップが基板等に搭載されたときに固定される信号で、
ＣＰＵチップが駆動すべき信号本数が多い場合には選択
回路３の出力１０４が信号生成回路１の出力１０１とな
るよう指示する値に固定される。
【００１７】また、ＣＰＵチップが駆動すべき信号本数
が少ない場合には、選択回路３の出力１０４がＦ／Ｆ回
路２の出力１０２となるよう指示する値に固定される。
いずれの場合も、ＣＰＵチップが基板等に搭載されると
きに予め決定されかつ固定された値が外部端子（図示せ
ず）から入力されるようになっている。
が少ない場合には、選択回路３の出力１０４がＦ／Ｆ回
路２の出力１０２となるよう指示する値に固定される。
いずれの場合も、ＣＰＵチップが基板等に搭載されると
きに予め決定されかつ固定された値が外部端子（図示せ
ず）から入力されるようになっている。
【００１８】図２は本発明の一実施例によるＣＰＵチッ
プの使用例を示す図である。図においてはＣＰＵチップ
が駆動すべき信号本数が多い場合の、すなわちモードビ
ット信号１０３によって選択回路３の出力１０４が信号
生成回路１の出力１０１となるよう指示される場合の接
続例を示している。
プの使用例を示す図である。図においてはＣＰＵチップ
が駆動すべき信号本数が多い場合の、すなわちモードビ
ット信号１０３によって選択回路３の出力１０４が信号
生成回路１の出力１０１となるよう指示される場合の接
続例を示している。
【００１９】この場合、ＣＰＵチップ１０が出力する値
は外部端子１１から入力されるモードビット信号１０３
によってＣＰＵチップ１０内の選択回路３で選択された
信号生成回路１の出力１０１である。
は外部端子１１から入力されるモードビット信号１０３
によってＣＰＵチップ１０内の選択回路３で選択された
信号生成回路１の出力１０１である。
【００２０】しかも、その出力値はＣＰＵチップ１０内
部のＦ／Ｆ回路２で保持された値ではないため、機能回
路１２のＦ／Ｆ回路１３，１４で保持されてから同期化
及びキャッシング用回路１５に出力される。
部のＦ／Ｆ回路２で保持された値ではないため、機能回
路１２のＦ／Ｆ回路１３，１４で保持されてから同期化
及びキャッシング用回路１５に出力される。
【００２１】Ｆ／Ｆ回路１３はＣＰＵチップ１０から出
力されるアドレス（Ａｄｄｒｅｓｓ）値を保持し、Ｆ／
Ｆ回路１４はＣＰＵチップ１０から出力されるデータ
（Ｄａｔａ）値を保持する。
力されるアドレス（Ａｄｄｒｅｓｓ）値を保持し、Ｆ／
Ｆ回路１４はＣＰＵチップ１０から出力されるデータ
（Ｄａｔａ）値を保持する。
【００２２】したがって、ＣＰＵチップ１０のアドレス
及びデータの出力端子は夫々Ｆ／Ｆ回路１３，１４のみ
に接続すればよく、同期化及びキャッシング用回路１５
によって示されたバス（Ｂｕｓ）１００とＣＰＵチップ
１０との間の信号の同期化（Ｓｙｎｃ）やキャッシング
（Ｃａｃｈｅ）等を行うような外部回路（図示せず）を
駆動する役割はＦ／Ｆ回路１３，１４が担うこととな
る。
及びデータの出力端子は夫々Ｆ／Ｆ回路１３，１４のみ
に接続すればよく、同期化及びキャッシング用回路１５
によって示されたバス（Ｂｕｓ）１００とＣＰＵチップ
１０との間の信号の同期化（Ｓｙｎｃ）やキャッシング
（Ｃａｃｈｅ）等を行うような外部回路（図示せず）を
駆動する役割はＦ／Ｆ回路１３，１４が担うこととな
る。
【００２３】尚、上述した外部回路を駆動する役割をも
つＦ／Ｆ回路１３，１４及び同期化及びキャッシング用
回路１５は、機能回路１２から切り離して夫々独立にＣ
ＰＵチップ１０の外部に設けてもよい。
つＦ／Ｆ回路１３，１４及び同期化及びキャッシング用
回路１５は、機能回路１２から切り離して夫々独立にＣ
ＰＵチップ１０の外部に設けてもよい。
【００２４】この図２に示したＣＰＵチップ１０が駆動
すべき信号本数が多い場合の例とは逆に、ＣＰＵチップ
１０が駆動すべき信号本数が少ない場合には外部端子１
１から入力されるモードビット信号１０３によってＣＰ
Ｕチップ１０内の選択回路３でＦ／Ｆ回路２の出力１０
２が選択される。このため、外部回路を駆動する役割は
ＣＰＵチップ１０内のＦ／Ｆ回路２が担うこととなる。
すべき信号本数が多い場合の例とは逆に、ＣＰＵチップ
１０が駆動すべき信号本数が少ない場合には外部端子１
１から入力されるモードビット信号１０３によってＣＰ
Ｕチップ１０内の選択回路３でＦ／Ｆ回路２の出力１０
２が選択される。このため、外部回路を駆動する役割は
ＣＰＵチップ１０内のＦ／Ｆ回路２が担うこととなる。
【００２５】このように、ＣＰＵチップ１０の基板への
搭載時に外部端子１１から入力すべきモードビット信号
１０３を切替えることで、アドレスやデータ等のＣＰＵ
チップ１０の出力端子をＣＰＵチップ１０の外部に配置
したＦ／Ｆ回路１３，１４にのみ接続可能とすることに
よって、駆動すべき信号本数が多い場合でもＣＰＵチッ
プ１０が駆動すべき信号本数を少なくすることができ、
ＣＰＵチップ１０の消費電力量を抑えることができる。
搭載時に外部端子１１から入力すべきモードビット信号
１０３を切替えることで、アドレスやデータ等のＣＰＵ
チップ１０の出力端子をＣＰＵチップ１０の外部に配置
したＦ／Ｆ回路１３，１４にのみ接続可能とすることに
よって、駆動すべき信号本数が多い場合でもＣＰＵチッ
プ１０が駆動すべき信号本数を少なくすることができ、
ＣＰＵチップ１０の消費電力量を抑えることができる。
【００２６】これによって、ＣＰＵチップ１０の使用可
能ゲート数や出力同時動作数、及び内部ゲート動作率等
に余裕を持たせることができるので、ＣＰＵチップ１０
の外部出力端子のドライブ数を抑え、ＣＰＵチップ１０
の消費電力を減らしてＣＰＵ動作に余裕を持たせること
ができる。
能ゲート数や出力同時動作数、及び内部ゲート動作率等
に余裕を持たせることができるので、ＣＰＵチップ１０
の外部出力端子のドライブ数を抑え、ＣＰＵチップ１０
の消費電力を減らしてＣＰＵ動作に余裕を持たせること
ができる。
【００２７】また、ＣＰＵチップ１０が駆動すべき信号
本数があまり多くない接続構成での使用時においては、
ＣＰＵチップ１０の外部にＦ／Ｆ回路１３，１４等の回
路を設置するのは回路設計上好ましくないので、ＣＰＵ
チップ１０の出力を固定的でなく、モードビット信号１
０３によって切替え可能とすることで、駆動すべき信号
本数の多少に応じて効率的に回路設計を行うことができ
る。
本数があまり多くない接続構成での使用時においては、
ＣＰＵチップ１０の外部にＦ／Ｆ回路１３，１４等の回
路を設置するのは回路設計上好ましくないので、ＣＰＵ
チップ１０の出力を固定的でなく、モードビット信号１
０３によって切替え可能とすることで、駆動すべき信号
本数の多少に応じて効率的に回路設計を行うことができ
る。
【００２８】
【発明の効果】以上説明したように本発明によれば、出
力すべきデータを生成する論理回路からなる中央処理装
置を含む情報処理装置において、論理回路の出力を一時
保持する手段の出力と論理回路の出力とのうち一方を中
央処理装置外からの固定信号に応じて選択して中央処理
装置外に出力することによって、中央処理装置の外部出
力端子のドライブ数を抑え、中央処理装置の消費電力を
減らして中央処理装置の処理動作に余裕を持たせること
ができるという効果がある。
力すべきデータを生成する論理回路からなる中央処理装
置を含む情報処理装置において、論理回路の出力を一時
保持する手段の出力と論理回路の出力とのうち一方を中
央処理装置外からの固定信号に応じて選択して中央処理
装置外に出力することによって、中央処理装置の外部出
力端子のドライブ数を抑え、中央処理装置の消費電力を
減らして中央処理装置の処理動作に余裕を持たせること
ができるという効果がある。
【図１】本発明の一実施例によるＣＰＵチップの構成を
示すブロック図である。
示すブロック図である。
【図２】本発明の一実施例によるＣＰＵチップの使用例
を示す図である。
を示す図である。
１ 信号生成回路 ２，１３，１４ フリップフロップ回路 ３ 選択回路 １０ ＣＰＵチップ １１ 外部端子 １５ 同期化及びキャッシング用回路
Claims (4)
- 【請求項１】 出力すべきデータを生成する論理回路か
らなる中央処理装置を含む情報処理装置であって、前記
論理回路の出力を一時保持する保持手段と、前記中央処
理装置外からの固定信号に応じて前記論理回路の出力と
前記保持手段の出力とのうち一方を選択して前記中央処
理装置外に出力する選択手段とを前記中央処理装置に有
することを特徴とする情報処理装置。 - 【請求項２】 前記選択手段は、前記データを多数の外
部回路に出力すべきときに前記固定信号に応じて前記論
理回路の出力を選択して前記中央処理装置外に出力する
よう構成されたことを特徴とする請求項１記載の情報処
理装置。 - 【請求項３】 前記中央処理装置外に設けられかつ前記
選択手段が前記論理回路の出力を選択したときに当該論
理回路の出力を一時格納して前記多数の外部回路に出力
する格納手段を含むことを特徴とする請求項１または請
求項２記載の情報処理装置。 - 【請求項４】 前記格納手段は、前記保持手段よりも駆
動能力が高い回路から構成されたことを特徴とする請求
項３記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6051253A JPH07234859A (ja) | 1994-02-23 | 1994-02-23 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6051253A JPH07234859A (ja) | 1994-02-23 | 1994-02-23 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07234859A true JPH07234859A (ja) | 1995-09-05 |
Family
ID=12881793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6051253A Pending JPH07234859A (ja) | 1994-02-23 | 1994-02-23 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07234859A (ja) |
-
1994
- 1994-02-23 JP JP6051253A patent/JPH07234859A/ja active Pending
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