JPH11175500A - 信号処理回路 - Google Patents
信号処理回路Info
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- JPH11175500A JPH11175500A JP9346791A JP34679197A JPH11175500A JP H11175500 A JPH11175500 A JP H11175500A JP 9346791 A JP9346791 A JP 9346791A JP 34679197 A JP34679197 A JP 34679197A JP H11175500 A JPH11175500 A JP H11175500A
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- circuit
- signal processing
- processing circuit
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Abstract
(57)【要約】
【課題】 配線数を低減させることにより、チップ面積
を縮小でき、回路設計におけるレイアウト時間の短縮が
図れる信号処理回路を実現する。 【解決手段】 二つの動作モードを有する信号処理回路
において、異なる動作モードにおいてのみ動作する機能
回路１と２、機能回路３と４および機能回路Ｎ−１とＮ
によりデータバスＤＤＢ１，ＤＤＢ２，…，ＤＤＢＮ／
２を共有し、動作モードに応じて設定される切り換え制
御信号ＳＭＣのレベルに応じて、プログラマブルレジス
タ１００から入力される二組のデータから、一組を選択
するセレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬＮ／２を
設け、選択したデータをそれぞれのデータバスに出力す
るので、それぞれの動作モードにおいて、所定のデータ
が動作状態にある機能回路に供給され、データバスの配
線数を低減でき、チップ面積の縮小およびレイアウト設
計時間の短縮が図れる。
を縮小でき、回路設計におけるレイアウト時間の短縮が
図れる信号処理回路を実現する。 【解決手段】 二つの動作モードを有する信号処理回路
において、異なる動作モードにおいてのみ動作する機能
回路１と２、機能回路３と４および機能回路Ｎ−１とＮ
によりデータバスＤＤＢ１，ＤＤＢ２，…，ＤＤＢＮ／
２を共有し、動作モードに応じて設定される切り換え制
御信号ＳＭＣのレベルに応じて、プログラマブルレジス
タ１００から入力される二組のデータから、一組を選択
するセレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬＮ／２を
設け、選択したデータをそれぞれのデータバスに出力す
るので、それぞれの動作モードにおいて、所定のデータ
が動作状態にある機能回路に供給され、データバスの配
線数を低減でき、チップ面積の縮小およびレイアウト設
計時間の短縮が図れる。
Description
【０００１】
【発明の属する技術分野】本発明は、信号処理回路、例
えば、複数の動作モードを有し、それぞれの動作モード
において異なるデータの供給を受けて動作する複数の機
能回路を有する信号処理回路に関するものである。
えば、複数の動作モードを有し、それぞれの動作モード
において異なるデータの供給を受けて動作する複数の機
能回路を有する信号処理回路に関するものである。
【０００２】
【従来の技術】近年、ＩＣ（集積回路）規模の増大、シ
ステムオンチップ化により、ＩＣチップ上にプログラマ
ブルレジスタなどで構成したデータ保持回路を設けて、
これらのデータ保持回路に保持されたデータをチップ上
にある他の機能回路、例えば、ＣＰＵおよび論理回路な
どに供給し、それぞれの機能回路の動作を制御すること
が一般的に行われている。
ステムオンチップ化により、ＩＣチップ上にプログラマ
ブルレジスタなどで構成したデータ保持回路を設けて、
これらのデータ保持回路に保持されたデータをチップ上
にある他の機能回路、例えば、ＣＰＵおよび論理回路な
どに供給し、それぞれの機能回路の動作を制御すること
が一般的に行われている。
【０００３】図２は、このように特徴を持つ信号処理回
路の一般的な構成を示している。図示のように、信号処
理回路は、複数の機能回路１，２，３，…，Ｎ−１，Ｎ
およびプログラマブルレジスタ１００により構成されて
いる。プログラマブルレジスタは、上述したデータ保持
回路として設けられており、例えば、Ｍビットを持つ制
御データを複数個格納している。
路の一般的な構成を示している。図示のように、信号処
理回路は、複数の機能回路１，２，３，…，Ｎ−１，Ｎ
およびプログラマブルレジスタ１００により構成されて
いる。プログラマブルレジスタは、上述したデータ保持
回路として設けられており、例えば、Ｍビットを持つ制
御データを複数個格納している。
【０００４】プログラマブルレジスタ１００と各機能回
路１，２，３，…，Ｎ−１，Ｎとの間に、それぞれＭ本
の信号線からなるデータバスＤＢ１，ＤＢ２，ＤＢ３，
…，ＤＢＮ−１，ＤＢＮが接続されている。このため、
プログラマブルレジスタ１００と各機能回路１，２，
３，…，Ｎ−１，Ｎとの間に合計Ｍ×Ｎ本の信号線が接
続されている。
路１，２，３，…，Ｎ−１，Ｎとの間に、それぞれＭ本
の信号線からなるデータバスＤＢ１，ＤＢ２，ＤＢ３，
…，ＤＢＮ−１，ＤＢＮが接続されている。このため、
プログラマブルレジスタ１００と各機能回路１，２，
３，…，Ｎ−１，Ｎとの間に合計Ｍ×Ｎ本の信号線が接
続されている。
【０００５】これらのデータバスＤＢ１，ＤＢ２，ＤＢ
３，…，ＤＢＮ−１，ＤＢＮにより、プログラマブルレ
ジスタ１００に保持されているデータがそれぞれ各機能
回路１，２，３，…，Ｎ−１，Ｎ供給されるので、それ
ぞれの機能回路は、供給データに応じて、所定の演算処
理を行い、または供給データにより制御された所定の動
作を行う。
３，…，ＤＢＮ−１，ＤＢＮにより、プログラマブルレ
ジスタ１００に保持されているデータがそれぞれ各機能
回路１，２，３，…，Ｎ−１，Ｎ供給されるので、それ
ぞれの機能回路は、供給データに応じて、所定の演算処
理を行い、または供給データにより制御された所定の動
作を行う。
【０００６】
【発明が解決しようとする課題】ところで、上述した従
来の信号処理回路において、プログラマブルレジスタに
一ビットのデータを一本の信号線で伝送するデータ出力
方式では、プログラマブルレジスタと当該プログラマブ
ルレジスタからデータの供給を受ける機能回路との間の
配線数が増大し、配線領域が占めるチップ面積が増大し
てしまうという不利益がある。
来の信号処理回路において、プログラマブルレジスタに
一ビットのデータを一本の信号線で伝送するデータ出力
方式では、プログラマブルレジスタと当該プログラマブ
ルレジスタからデータの供給を受ける機能回路との間の
配線数が増大し、配線領域が占めるチップ面積が増大し
てしまうという不利益がある。
【０００７】特に、ＩＣの集積度の向上に伴い、最近で
はプログラマブルレジスタのデータ保持容量が数百ビッ
トにおよぶものも製作され、回路自体のレイアウト面積
よりも配線領域の方がチップ面積に対して支配的になり
得るということも生じる。
はプログラマブルレジスタのデータ保持容量が数百ビッ
トにおよぶものも製作され、回路自体のレイアウト面積
よりも配線領域の方がチップ面積に対して支配的になり
得るということも生じる。
【０００８】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、配線領域を縮小させることによ
り、ＩＣチップ面積の低減をはかり、特に大規模ＩＣに
より構成されたシステムにおいて、配線数を低減させる
ことにより、チップ面積を低減させ、回路設計における
レイアウト時間の短縮を実現できる信号処理回路を提供
することにある。
のであり、その目的は、配線領域を縮小させることによ
り、ＩＣチップ面積の低減をはかり、特に大規模ＩＣに
より構成されたシステムにおいて、配線数を低減させる
ことにより、チップ面積を低減させ、回路設計における
レイアウト時間の短縮を実現できる信号処理回路を提供
することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、少なくとも第１と第２の二つの動作モー
ドを有する信号処理回路であって、上記第１の動作モー
ド時に動作する第１の機能回路と、上記第２の動作モー
ド時に動作する第２の機能回路と、上記第１の機能回路
に供給する第１のデータと上記第２の機能回路に供給す
る第２のデータを保持するデータ保持回路と、上記第１
と第２の機能回路のデータ入力端子に共通に接続されて
いるデータバスと、上記動作モードに基づき設定される
制御信号に応じて上記データ保持回路から上記第１およ
び第２のデータの何れかを選択して、上記データバスに
出力する選択回路とを有する。
め、本発明は、少なくとも第１と第２の二つの動作モー
ドを有する信号処理回路であって、上記第１の動作モー
ド時に動作する第１の機能回路と、上記第２の動作モー
ド時に動作する第２の機能回路と、上記第１の機能回路
に供給する第１のデータと上記第２の機能回路に供給す
る第２のデータを保持するデータ保持回路と、上記第１
と第２の機能回路のデータ入力端子に共通に接続されて
いるデータバスと、上記動作モードに基づき設定される
制御信号に応じて上記データ保持回路から上記第１およ
び第２のデータの何れかを選択して、上記データバスに
出力する選択回路とを有する。
【００１０】また、本発明では、好適には上記データ保
持回路は、例えば、レジスタにより構成されている。ま
た、上記第１の動作モードは待機時におけるシステムの
消費電力を低減させる目的として設けられたパワーセー
ブモードであり、上記第２の動作モードは、通常の動作
状態である通常動作モードである。
持回路は、例えば、レジスタにより構成されている。ま
た、上記第１の動作モードは待機時におけるシステムの
消費電力を低減させる目的として設けられたパワーセー
ブモードであり、上記第２の動作モードは、通常の動作
状態である通常動作モードである。
【００１１】さらに、本発明では、上記第１の機能回路
は、上記第１の動作モードであるパワーセーブモードの
ときのみ上記データ保持回路から所定のデータを受けて
動作し、上記第２のモードである通常動作モードのと
き、停止状態に設定され、逆に、上記第２の機能回路
は、上記通常動作モードのときのみ上記データ保持回路
から所定のデータを受けて動作し、上記パワーセーブモ
ードのとき、停止状態に設定される。
は、上記第１の動作モードであるパワーセーブモードの
ときのみ上記データ保持回路から所定のデータを受けて
動作し、上記第２のモードである通常動作モードのと
き、停止状態に設定され、逆に、上記第２の機能回路
は、上記通常動作モードのときのみ上記データ保持回路
から所定のデータを受けて動作し、上記パワーセーブモ
ードのとき、停止状態に設定される。
【００１２】本発明によれば、複数の動作モードを有
し、システムの動作状況に応じて所定の動作モードに設
定される信号処理回路において、それぞれの特定の動作
モードにおいてのみ動作し、それ以外の動作モードのと
きに停止状態に設定される機能回路が多数設けられた場
合に、配線数を低減するために、異なる動作モードにお
いてのみ動作する少なくとも二つの機能回路を一組とし
て、一組にある複数の機能回路により一つのデータバス
を共有する。さらに、データ保持回路の保持データを動
作モードに応じて選択する選択回路が設けられ、当該選
択回路により所定の動作モードにおいて、データ保持回
路から所定のデータを選択し、上記データバスに出力す
るので、データバスを共有する機能回路の内、当該動作
モード時に動作する機能回路のみがデータバスから伝送
されたデータを受け取り、それに応じて所定の動作が行
われる。
し、システムの動作状況に応じて所定の動作モードに設
定される信号処理回路において、それぞれの特定の動作
モードにおいてのみ動作し、それ以外の動作モードのと
きに停止状態に設定される機能回路が多数設けられた場
合に、配線数を低減するために、異なる動作モードにお
いてのみ動作する少なくとも二つの機能回路を一組とし
て、一組にある複数の機能回路により一つのデータバス
を共有する。さらに、データ保持回路の保持データを動
作モードに応じて選択する選択回路が設けられ、当該選
択回路により所定の動作モードにおいて、データ保持回
路から所定のデータを選択し、上記データバスに出力す
るので、データバスを共有する機能回路の内、当該動作
モード時に動作する機能回路のみがデータバスから伝送
されたデータを受け取り、それに応じて所定の動作が行
われる。
【００１３】この結果、データ保持回路と機能回路との
間にのデータバスの配線数を低減させることができ、デ
ータ配線によるレイアウト面積の増加を回避できる。特
に多数の動作モードを有する大規模のＩＣチップにおい
て、それぞれ異なる動作モードで動作する複数の機能回
路により一つのデータバスを共有することにより、配線
の大幅な低減を実現可能であり、チップ面積の縮小およ
び設計段階におけるレイアウト時間の短縮を実現でき
る。
間にのデータバスの配線数を低減させることができ、デ
ータ配線によるレイアウト面積の増加を回避できる。特
に多数の動作モードを有する大規模のＩＣチップにおい
て、それぞれ異なる動作モードで動作する複数の機能回
路により一つのデータバスを共有することにより、配線
の大幅な低減を実現可能であり、チップ面積の縮小およ
び設計段階におけるレイアウト時間の短縮を実現でき
る。
【００１４】
【発明の実施の形態】本発明では、高度にシステム化さ
れたＩＣチップにおいて、特にパワーセーブおよび他の
各種の動作モードによって同時に機能しない回路が多く
なることに着目し、これら同時に使われていない機能回
路へのデータ供給をプログラマブルレジスタからの共通
のデータバスにより実現させることによって、プログラ
マブルレジスタとそれによってデータの供給を受ける複
数の機能回路間の配線数を低減させるものである。
れたＩＣチップにおいて、特にパワーセーブおよび他の
各種の動作モードによって同時に機能しない回路が多く
なることに着目し、これら同時に使われていない機能回
路へのデータ供給をプログラマブルレジスタからの共通
のデータバスにより実現させることによって、プログラ
マブルレジスタとそれによってデータの供給を受ける複
数の機能回路間の配線数を低減させるものである。
【００１５】図１は本発明に係る信号処理回路の一実施
形態を示す回路図である。図示のように、本実施形態の
信号処理回路は、プログラマブルレジスタ１００と、当
該プログラマブルレジスタ１００からデータを受けて動
作するＮ（ここで、Ｎを偶数とする）個の機能回路１，
２，３，…，Ｎ−１，Ｎを有するものである。なお、こ
こで、機能回路１と２は、それぞれ異なる動作モードに
おいてのみ動作するものとする。同様に、その他の機能
回路３と４および機能回路Ｎ−１とＮもそれぞれ異なる
動作モードにおいてのみ動作する。即ち、機能回路１と
２、機能回路３と４および機能回路Ｎ−１とＮは同時に
動作しない。
形態を示す回路図である。図示のように、本実施形態の
信号処理回路は、プログラマブルレジスタ１００と、当
該プログラマブルレジスタ１００からデータを受けて動
作するＮ（ここで、Ｎを偶数とする）個の機能回路１，
２，３，…，Ｎ−１，Ｎを有するものである。なお、こ
こで、機能回路１と２は、それぞれ異なる動作モードに
おいてのみ動作するものとする。同様に、その他の機能
回路３と４および機能回路Ｎ−１とＮもそれぞれ異なる
動作モードにおいてのみ動作する。即ち、機能回路１と
２、機能回路３と４および機能回路Ｎ−１とＮは同時に
動作しない。
【００１６】このため、本実施形態においては、機能回
路１と２は、共通のデータバスＤＤＢ１によりデータが
供給され、機能回路３と４は、共通のデータバスＤＤＢ
２によりデータが供給される。他の機能回路においても
同様に、例えば、機能回路Ｎ−１とＮは、共通のデータ
バスＤＤＢＮ／２によりデータが供給される。各データ
バスＤＤＢ１，ＤＤＢ２，…，ＤＤＢＮ／２は、それぞ
れセレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬＮ／２に接
続され、それぞれのセレクタにより選択されたデータの
みがデータバスに出力される。
路１と２は、共通のデータバスＤＤＢ１によりデータが
供給され、機能回路３と４は、共通のデータバスＤＤＢ
２によりデータが供給される。他の機能回路においても
同様に、例えば、機能回路Ｎ−１とＮは、共通のデータ
バスＤＤＢＮ／２によりデータが供給される。各データ
バスＤＤＢ１，ＤＤＢ２，…，ＤＤＢＮ／２は、それぞ
れセレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬＮ／２に接
続され、それぞれのセレクタにより選択されたデータの
みがデータバスに出力される。
【００１７】以下、図１を参照しつつ、本実施形態の信
号処理回路の構成および動作についてさらに詳細に説明
する。プログラマブルレジスタ１００には、それぞれＭ
ビットを持つＮ組のデータが保持されている。これらの
データが各機能回路１，２，３，…，Ｎ−１，Ｎに供給
され、それぞれの機能回路の動作を制御する。
号処理回路の構成および動作についてさらに詳細に説明
する。プログラマブルレジスタ１００には、それぞれＭ
ビットを持つＮ組のデータが保持されている。これらの
データが各機能回路１，２，３，…，Ｎ−１，Ｎに供給
され、それぞれの機能回路の動作を制御する。
【００１８】セレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬ
Ｎ／２には、それぞれ二組ずつのデータが入力される。
これらのセレクタは、切り換え制御信号ＳＭＣに応じ
て、入力された二組のデータの内、一組のみを選択し
て、それに接続されているデータバスに出力する。切り
換え制御信号ＳＭＣは、例えば、信号処理回路の動作モ
ード指示信号に応じて、異なるレベルに設定される。例
えば、システムがスタンバイ状態にあるとき、無駄な電
力消費を抑制するためにシステム全体がパワーセーブモ
ードに設定され、通常動作時に、通常動作モードに設定
されている。パワーセーブモードのとき、切り換え制御
信号ＳＭＣは、例えば、ローレベルに設定され、通常動
作モードのとき、切り換え制御信号ＳＭＣは、例えば、
ハイレベルに設定される。セレクタＳＥＬ１，ＳＥＬ
２，…，ＳＥＬＮ／２は、切り換え制御信号ＳＭＣのレ
ベルに応じて、入力された二組のデータから一組のみを
選択して出力する。
Ｎ／２には、それぞれ二組ずつのデータが入力される。
これらのセレクタは、切り換え制御信号ＳＭＣに応じ
て、入力された二組のデータの内、一組のみを選択し
て、それに接続されているデータバスに出力する。切り
換え制御信号ＳＭＣは、例えば、信号処理回路の動作モ
ード指示信号に応じて、異なるレベルに設定される。例
えば、システムがスタンバイ状態にあるとき、無駄な電
力消費を抑制するためにシステム全体がパワーセーブモ
ードに設定され、通常動作時に、通常動作モードに設定
されている。パワーセーブモードのとき、切り換え制御
信号ＳＭＣは、例えば、ローレベルに設定され、通常動
作モードのとき、切り換え制御信号ＳＭＣは、例えば、
ハイレベルに設定される。セレクタＳＥＬ１，ＳＥＬ
２，…，ＳＥＬＮ／２は、切り換え制御信号ＳＭＣのレ
ベルに応じて、入力された二組のデータから一組のみを
選択して出力する。
【００１９】セレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬ
Ｎ／２の出力側は、それぞれデータバスＤＤＢ１，ＤＤ
Ｂ２，…，ＤＤＢＮ／２に接続されている。即ち、図示
のように、セレクタＳＥＬ１の出力側はデータバスＤＤ
Ｂ１に接続され、セレクタＳＥＬ２の出力側はデータバ
スＤＤＢ２に接続され、セレクタＳＥＬＮ／２の出力側
は、データバスＤＤＢＮ／２に接続されている。これに
よって、セレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬＮ／
２により選択された入力データがそれぞれデータバスＤ
ＤＢ１，ＤＤＢ２，…，ＤＤＢＮ／２に出力される。
Ｎ／２の出力側は、それぞれデータバスＤＤＢ１，ＤＤ
Ｂ２，…，ＤＤＢＮ／２に接続されている。即ち、図示
のように、セレクタＳＥＬ１の出力側はデータバスＤＤ
Ｂ１に接続され、セレクタＳＥＬ２の出力側はデータバ
スＤＤＢ２に接続され、セレクタＳＥＬＮ／２の出力側
は、データバスＤＤＢＮ／２に接続されている。これに
よって、セレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬＮ／
２により選択された入力データがそれぞれデータバスＤ
ＤＢ１，ＤＤＢ２，…，ＤＤＢＮ／２に出力される。
【００２０】機能回路１と２の入力端子は、データバス
ＤＤＢ１に共通に接続され、機能回路３と４の入力端子
は、データバスＤＤＢ２に接続されている。また、他の
機能回路においても同様に、二つの機能回路毎に、一組
のデータバスが共通に接続されている。例えば、機能回
路Ｎ−１とＮの入力端子は、データバスＤＤＢＮ／２に
共通に接続されている。
ＤＤＢ１に共通に接続され、機能回路３と４の入力端子
は、データバスＤＤＢ２に接続されている。また、他の
機能回路においても同様に、二つの機能回路毎に、一組
のデータバスが共通に接続されている。例えば、機能回
路Ｎ−１とＮの入力端子は、データバスＤＤＢＮ／２に
共通に接続されている。
【００２１】前述したように、機能回路１と２、機能回
路３と４および機能回路Ｎ−１とＮからなるそれぞれの
機能回路ペアにおいて、二つの機能回路の内、動作モー
ドに応じて、常に一つの機能回路のみが動作する。即
ち、二つの機能回路が同時に動作することはない。この
ため、本実施形態のように二つの機能回路により一組の
データバスを共有することが可能である。
路３と４および機能回路Ｎ−１とＮからなるそれぞれの
機能回路ペアにおいて、二つの機能回路の内、動作モー
ドに応じて、常に一つの機能回路のみが動作する。即
ち、二つの機能回路が同時に動作することはない。この
ため、本実施形態のように二つの機能回路により一組の
データバスを共有することが可能である。
【００２２】例えば、システムがスタンバイモードにあ
るとき、セレクタＳＥＬ１により、入力された二組のデ
ータの内一組が選択され、データバスＤＤＢ１に出力さ
れる。このとき、機能回路１と２のペアにおいて、例え
ば、機能回路１のみ動作し、機能回路２は非動作状態に
保持されているとする。このため、共通のデータバスＤ
ＤＢ１から転送されたデータが動作状態にある機能回路
１により受け取られ、これに応じて機能回路１の動作が
制御される。一方、システムが通常動作モードにあると
き、セレクタＳＥＬ１により、入力された二組のデータ
内、上記スタンバイモード時と異なるデータが選択さ
れ、データバスＤＤＢ１に出力される。このとき、機能
回路１と２のペアにおいて、機能回路２のみが動作状態
にあり、機能回路１が非動作状態に保持されているの
で、共通のデータバスＤＤＢ１から伝送されたデータが
動作状態にある機能回路２により受け取られ、これに応
じて機能回路２の動作が制御される。
るとき、セレクタＳＥＬ１により、入力された二組のデ
ータの内一組が選択され、データバスＤＤＢ１に出力さ
れる。このとき、機能回路１と２のペアにおいて、例え
ば、機能回路１のみ動作し、機能回路２は非動作状態に
保持されているとする。このため、共通のデータバスＤ
ＤＢ１から転送されたデータが動作状態にある機能回路
１により受け取られ、これに応じて機能回路１の動作が
制御される。一方、システムが通常動作モードにあると
き、セレクタＳＥＬ１により、入力された二組のデータ
内、上記スタンバイモード時と異なるデータが選択さ
れ、データバスＤＤＢ１に出力される。このとき、機能
回路１と２のペアにおいて、機能回路２のみが動作状態
にあり、機能回路１が非動作状態に保持されているの
で、共通のデータバスＤＤＢ１から伝送されたデータが
動作状態にある機能回路２により受け取られ、これに応
じて機能回路２の動作が制御される。
【００２３】なお、他の機能回路３と４および機能回路
Ｎ−１とＮからなるペアにおいても、上述した機能回路
１と２からなるペアと同様に動作するので、それぞれの
機能回路からなるペアにより、データバスを共有するこ
とができる。上述したように、二つの機能回路で構成さ
れたペアにより、一組のデータバスを共有することよ
り、機能回路とデータ保持回路であるプログラマブルレ
ジスタ１００との間のデータバスの配線数を従来の信号
処理回路に較べて、ほぼ半減することが可能である。セ
レクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬＮ／２により、
異なる動作モードにおいて、プログラマブルレジスタ１
００から入力された二組のデータから、一組を選択して
データバスに出力するので、ペアをなす二つの機能回路
に内、動作状態にある機能回路がデータバスからのデー
タを受け取り、それに応じて所定の動作が行われる。
Ｎ−１とＮからなるペアにおいても、上述した機能回路
１と２からなるペアと同様に動作するので、それぞれの
機能回路からなるペアにより、データバスを共有するこ
とができる。上述したように、二つの機能回路で構成さ
れたペアにより、一組のデータバスを共有することよ
り、機能回路とデータ保持回路であるプログラマブルレ
ジスタ１００との間のデータバスの配線数を従来の信号
処理回路に較べて、ほぼ半減することが可能である。セ
レクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬＮ／２により、
異なる動作モードにおいて、プログラマブルレジスタ１
００から入力された二組のデータから、一組を選択して
データバスに出力するので、ペアをなす二つの機能回路
に内、動作状態にある機能回路がデータバスからのデー
タを受け取り、それに応じて所定の動作が行われる。
【００２４】なお、各セレクタＳＥＬ１，ＳＥＬ２，
…，ＳＥＬＮ／２の選択動作を制御する切り換え制御信
号ＳＭＣを各セレクタに供給するために、切り換え制御
信号ＳＭＣを伝送する信号線が設けられている。さら
に、動作モード数が増えることにつれて、切り換え制御
信号ＳＭＣが２ビット以上になり、それを伝送する信号
線もビット数に応じて増えるが、これに較べてデータバ
スの低減効果が大きい。例えば、単純な例として、図２
に示す従来の信号処理回路において、データバスの配線
数は、全部でＭ×Ｎ本であるに対して、図１に示す本実
施形態の信号処理回路の配線数は、切り換え制御信号Ｓ
ＭＣの信号線を含めて、（Ｍ×Ｎ／２＋１）となり、従
来の信号処理回路に較べて、ほぼ半減される。
…，ＳＥＬＮ／２の選択動作を制御する切り換え制御信
号ＳＭＣを各セレクタに供給するために、切り換え制御
信号ＳＭＣを伝送する信号線が設けられている。さら
に、動作モード数が増えることにつれて、切り換え制御
信号ＳＭＣが２ビット以上になり、それを伝送する信号
線もビット数に応じて増えるが、これに較べてデータバ
スの低減効果が大きい。例えば、単純な例として、図２
に示す従来の信号処理回路において、データバスの配線
数は、全部でＭ×Ｎ本であるに対して、図１に示す本実
施形態の信号処理回路の配線数は、切り換え制御信号Ｓ
ＭＣの信号線を含めて、（Ｍ×Ｎ／２＋１）となり、従
来の信号処理回路に較べて、ほぼ半減される。
【００２５】以上説明したように、本実施形態によれ
ば、スタンバイモードと通常動作モードの二つの動作モ
ードを有する信号処理回路において、異なる動作モード
においてのみ動作する機能回路１と２、機能回路３と４
および機能回路Ｎ−１とＮによりデータバスＤＤＢ１，
ＤＤＢ２，…，ＤＤＢＮ／２を共有し、動作モードに応
じて設定される切り換え制御信号ＳＭＣのレベルに応じ
て、プログラマブルレジスタ１００から入力された二組
のデータから、一組を選択してデータバスに出力するセ
レクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬＮ／２を設け、
選択したデータをそれぞれのデータバスに出力するの
で、それぞれの動作モードにおいて、所定のデータが動
作状態にある機能回路に供給され、データバスの配線数
を低減でき、チップ面積の縮小およびレイアウト設計時
間の短縮が図れる。
ば、スタンバイモードと通常動作モードの二つの動作モ
ードを有する信号処理回路において、異なる動作モード
においてのみ動作する機能回路１と２、機能回路３と４
および機能回路Ｎ−１とＮによりデータバスＤＤＢ１，
ＤＤＢ２，…，ＤＤＢＮ／２を共有し、動作モードに応
じて設定される切り換え制御信号ＳＭＣのレベルに応じ
て、プログラマブルレジスタ１００から入力された二組
のデータから、一組を選択してデータバスに出力するセ
レクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬＮ／２を設け、
選択したデータをそれぞれのデータバスに出力するの
で、それぞれの動作モードにおいて、所定のデータが動
作状態にある機能回路に供給され、データバスの配線数
を低減でき、チップ面積の縮小およびレイアウト設計時
間の短縮が図れる。
【００２６】なお、以上説明した本発明の実施形態にお
いては、システムが二つの動作モードのみを有する状況
を例示したが、本発明はこれに限定されるものではな
く、二つ以上の動作モードを有するシステムにおいても
本発明の原理を適用できることはいうまでもない。例え
ば、三つの動作モードを有する信号処理回路において
は、三つの動作モードの内一つのモードにおいてのみ動
作する三つの機能回路を一つの機能回路ペアとして、こ
の一つの機能回路ペアにより一組のデータバスを共有す
ることができる。各データバスに接続されているセレク
タにより、それぞれの動作モードに応じて、プログラマ
ブルレジスタから入力される三組のデータから一組を選
択して、上記データバスに出力する。この場合に、プロ
グラマブルレジスタと機能回路との間にの配線数をさら
に低減することが可能となる。
いては、システムが二つの動作モードのみを有する状況
を例示したが、本発明はこれに限定されるものではな
く、二つ以上の動作モードを有するシステムにおいても
本発明の原理を適用できることはいうまでもない。例え
ば、三つの動作モードを有する信号処理回路において
は、三つの動作モードの内一つのモードにおいてのみ動
作する三つの機能回路を一つの機能回路ペアとして、こ
の一つの機能回路ペアにより一組のデータバスを共有す
ることができる。各データバスに接続されているセレク
タにより、それぞれの動作モードに応じて、プログラマ
ブルレジスタから入力される三組のデータから一組を選
択して、上記データバスに出力する。この場合に、プロ
グラマブルレジスタと機能回路との間にの配線数をさら
に低減することが可能となる。
【００２７】
【発明の効果】以上説明したように、本発明の信号処理
回路によれば、ＩＣチップ上の配線領域の縮小を実現で
き、チップ面積の低減および回路設計時のレイアウト時
間の短縮が図れる。さらに、多数の動作モードを有する
大規模の集積回路において、配線面積の大幅な低減を実
現でき、チップ面積の縮小効果が大きい利点がある。
回路によれば、ＩＣチップ上の配線領域の縮小を実現で
き、チップ面積の低減および回路設計時のレイアウト時
間の短縮が図れる。さらに、多数の動作モードを有する
大規模の集積回路において、配線面積の大幅な低減を実
現でき、チップ面積の縮小効果が大きい利点がある。
【図１】本発明に係る信号処理回路の一実施形態を示す
回路図である。
回路図である。
【図２】従来の信号処理回路の一例を示す回路図であ
る。
る。
１，２，３，…，Ｎ−１，Ｎ…機能回路、ＤＢ１，ＤＢ
２，ＤＢ３，…，ＤＢＮ−１，ＤＢＮ，ＤＤＢ１，ＤＤ
Ｂ２，…，ＤＤＢＮ／２…データバス、ＳＥＬ１，ＳＥ
Ｌ２，…，ＳＥＬＮ／２…セレクタ、１００…プログラ
マブルレジスタ。
２，ＤＢ３，…，ＤＢＮ−１，ＤＢＮ，ＤＤＢ１，ＤＤ
Ｂ２，…，ＤＤＢＮ／２…データバス、ＳＥＬ１，ＳＥ
Ｌ２，…，ＳＥＬＮ／２…セレクタ、１００…プログラ
マブルレジスタ。
Claims (6)
- 【請求項１】少なくとも第１と第２の二つの動作モード
を有する信号処理回路であって、 上記第１の動作モード時に動作する第１の機能回路と、 上記第２の動作モード時に動作する第２の機能回路と、 上記第１の機能回路に供給する第１のデータと上記第２
の機能回路に供給する第２のデータを保持するデータ保
持回路と、 上記第１と第２の機能回路のデータ入力端子に共通に接
続されているデータバスと、 上記動作モードに基づき設定される制御信号に応じて上
記データ保持回路から上記第１および第２のデータの何
れかを選択して、上記データバスに出力する選択回路と
を有する信号処理回路。 - 【請求項２】上記データ保持回路は、レジスタにより構
成されている請求項１記載の信号処理回路。 - 【請求項３】上記第１の動作モードはパワーセーブモー
ドである請求項１記載の信号処理回路。 - 【請求項４】上記第２の機能回路は、上記パワーセーブ
モードのとき、停止状態に設定される請求項３記載の信
号処理回路。 - 【請求項５】上記第２の動作モードは、通常動作モード
である請求項１記載の信号処理回路。 - 【請求項６】上記第１の機能回路は、上記通常動作モー
ドのとき、停止状態に設定される請求項５記載の信号処
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9346791A JPH11175500A (ja) | 1997-12-16 | 1997-12-16 | 信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9346791A JPH11175500A (ja) | 1997-12-16 | 1997-12-16 | 信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11175500A true JPH11175500A (ja) | 1999-07-02 |
Family
ID=18385846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9346791A Abandoned JPH11175500A (ja) | 1997-12-16 | 1997-12-16 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11175500A (ja) |
-
1997
- 1997-12-16 JP JP9346791A patent/JPH11175500A/ja not_active Abandoned
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20070615 |