JP3147874B2

JP3147874B2 - 出力バッファ制御回路

Info

Publication number: JP3147874B2
Application number: JP29675298A
Authority: JP
Inventors: 政男多田隈
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-10-19
Filing date: 1998-10-19
Publication date: 2001-03-19
Anticipated expiration: 2018-10-19
Also published as: JP2000124790A

Description

【発明の詳細な説明】

【発明の属する技術分野】本発明は、特にリセット機能
を有する半導体集積回路の半導体チップに内蔵される出
力バッファ回路であって、出力特性を用途に応じて変更
することができる出力バッファ制御回路に関するもので
ある。

【０００２】

【従来の技術】従来の半導体チップにおいて、ユーザー
の要求等に基づいてシステム仕様を変更できるようにす
る必要性が生じていたため、出力特性を用途に応じて変
更できるような出力バッファ回路が設計されていた。た
とえば図７に示すような予め各出力回路部に３個の出力
バッファ４１，４２，４３を並列接続しておく構成にお
いては、各出力バッファ４１，４２，４３は独立した制
御信号がパッド４４からそれぞれ入力され外部からコン
トロールされる。また半導体チップ内から与えられる信
号Ｄ０，Ｄ１，Ｄ２は、出力バッファ４１，４２，４３
の制御により特性が設定された出力バッファ４５，４
６，４７をそれぞれを介して各パッド４８より出力され
る。以上の構成により、ある程度の出力特性の変更が可
能でありマスクデータの変更に起因する開発期間の増大
は回避することができる。しかしながら前記構成では、
外部からの制御信号を受けるための端子（パッド）及び
入力回路部が個々に必要となるため、チップ面積が増大
するとともに、製造コストの増大をも招くこととなって
いた。また、近年では半導体集積回路装置の低消費電力
化の要請が高まってきている。これらの問題を解決する
ために、特開平６−４５４４７号では、内部領域と出力
バッファ回路の間にラッチ型コントロール回路を配し、
さらにラッチ型コントロール回路にクロック信号ＣＬＫ
およびデータ信号ＤＩＮを入力する構成を開示してい
る。かかる構成を図８に示す。特開平６−４５４４７号
記載の発明は、半導体集積回路２内に配された複数のパ
ッド３の前段に、出力バッファまたは入力バッファまた
は入／出力バッファにより構成されるサブバッファ回路
４を設け、所望のバッファ回路を準備できるように、ト
ランジスタや抵抗等の基本素子を複数個配列、組み合わ
せることによりスイッチ制御を可能にしている。また、
チップ２内にシフトレジスタ構造のラッチ型コントロー
ル回路６を配備し、プログラムデータＤＩＮがパッド３
から入力バッファ５を介しシリアルデータとして与えら
れ、クロックＣＬＫに同期してＤＩＮを順次次段に転送
し、そのデータでサブバッファ回路部４を所望の出力特
性にしている。すなわち、ラッチ型コントロール回路に
プログラムデータを書き込むことで、出力バッファ回路
のバッファを切り替え出力インピーダンスを制御するこ
とにより、出力バッファ回路の消費電流が可変となり、
外部に無駄のない最適な出力インピーダンスをもった信
号を出力することで、低消費電力化を図っていた。

【０００３】しかしながら前記構成では、リセット解除
後に、出力バッファの特性（インピーダンス）を決定さ
せるためのプログラムをラッチ型コントロール回路に書
き込むという動作が必要となる。その結果としてリセッ
ト解除後直ちに、必要な出力インピーダンスを得ること
ができないことになってしまう。このためリセット解除
後に、直ちに必要な出力インピーダンスを得るために
は、ラッチ型コントロール回路にデータを入力するため
の新たな端子（パッド）を増設する構成、または、新た
な端子を設ける代わりに、内蔵ＲＯＭに予めプログラム
を書き込んでおき、リセット解除後の初期の動作におい
て、内蔵ＲＯＭのプログラムを実行してデータを取り込
む構成等がある。しかし、このような構成では、程度の
差こそあれ上記構成を有する特開平６−４５４４７号に
開示された、半導体集積回路ではさらに以下の問題があ
った。一つの半導体チップ中のプログラム領域確保の困
難性、端子増設等に伴うコスト面への影響により、チッ
プ面積の増大および製造コストの増大を十分解決できる
もではなかった。

【０００４】

【発明が解決しようとする課題】すなわち、半導体集積
回路は、一つの半導体チップ中に種々の機能を盛り込ま
なくてはならず、そのための入出力端子を設ける余裕が
なく、新たな端子を増設することができない状況であ
る。このような状況の中では、半導体集積回路全体の最
小化やコストのスリム化と共に、その条件を満たしなが
らなおかつ低消費電力化までが求められている。特に、
外部へ信号を出力する出力バッファ回路は、出力バッフ
ァのインピーダンスを大きく設定しなくてはならず、半
導体集積回路全体の消費電力に対して非常に大きい割合
を示すことになり、出力バッファ回路に対する構成の改
善が求められている。本発明は、このような問題に照ら
してなされたものであって、リセット解除後、新たなプ
ログラムを実行することのない、または、プログラム実
行のための新たな端子を設けたりすることのない、かつ
リセット解除後直ちに必要とする出力特性を得ることが
できる出力バッファ制御回路を提供することを目的とす
る。

【０００５】

【課題を解決するための手段】上記課題を解決する本出
願第１の発明の出力バッファ制御回路は、リセット機能
を有する半導体集積回路の出力バッファ制御回路におい
て、出力バッファからの出力信号をデータ入力端子に接
続し、リセット信号をラッチ取り込み信号とするラッチ
回路と、前記ラッチ回路より出力された出力信号に応じ
て出力特性を切り替えるロジック回路とから成ることを
特徴としている。このように、半導体集積回路の出力バ
ッファ回路に、ラッチ回路を設けることによって、リセ
ット期間中に出力バッファから出力されたデータを取り
込むことができる。このデータは、ラッチ回路からの固
定出力として出力され、簡単なロジック回路と出力バッ
ファ回路とで構成される回路によって、出力特性を切り
替えるデータとなる。これにより、リセット後、プログ
ラムを実行させて、出力特性を切り替えるデータを出力
することなく、リセット直後からの出力特性を決定する
ことができる。また、プログラムデータを入力するため
の端子の増設やプログラムを内部ＲＯＭに書き込む必要
がないため、半導体集積回路の内部構成を簡略化でき、
内部メモリーへの負担も少なくすることができる。

【０００６】また、本出願第２の発明は、本出願第１の
発明の出力バッファ制御回路において、前記ラッチ回路
は、リセット期間中に出力バッファから出力された信号
を取り込み、バッファ出力回路のバッファを切り替える
制御信号として出力することを特徴とする。このよう
に、本出願第２の発明の出力バッファ制御回路におい
て、リセット期間中に出力バッファから出力された信号
を、データ信号としてラッチ回路に取り込み、バッファ
を切り替える制御信号とすることができる。また、バッ
ファの切り替えは、リセット直後から確定することがで
きる。さらに、出力バッファ切り替え用のプログラムを
実行させるための繁雑な作業がなくなり、そのプログラ
ムを書き込むための、プログラム領域を節約でき、内部
メモリーを有効に使うことができる。

【０００７】また、本出願第３の発明は、本出願第２の
発明または第３の発明の出力バッファ制御回路におい
て、前記バッファ出力回路は、ラッチ回路の出力信号に
応じて複数の出力バッファを切り替えることを特徴とす
る。このように、本出願第２の発明または本出願第３の
発明の出力バッファ制御回路において、バッファ出力か
らのデータ信号を、ラッチ回路で受け取り、データ信号
を固定データとして出力することができる。このラッチ
回路の出力信号は、リセット期間時にバッファ出力のデ
ータ信号を変更することにより、複数の出力バッファを
切り替え、最適な出力インピーダンスにすることができ
る。

【０００８】また、本出願第４の発明は、本出願第２の
発明または第３の発明の出力バッファ制御回路におい
て、前記バッファ出力回路は、ラッチ回路の出力信号に
応じて複数の３ステートバッファを切り替えることを特
徴とする。このように、本出願第２の発明または本出願
第３の発明の出力バッファ制御回路において、バッファ
出力からのデータ信号をラッチ回路で受けデータ信号を
固定データとして出力することができる。このラッチ回
路からの出力信号は、リセット期間時にバッファ出力の
データ信号を変更することにより、複数の３ステートバ
ッファを切り替え、最適な出力インピーダンスにするこ
とができる。

【０００９】また、本出願第５の発明は、本出願第１の
発明〜第４の発明の出力バッファ制御回路において、前
記リセット期間中に出力バッファから出力された信号
は、ラッチ回路のデータ入力端子に接続されていること
を特徴とする。このように、本出願第１の発明〜本出願
第４の発明の出力バッファ制御回路において、リセット
期間中に、出力バッファから出力された信号は、ラッチ
回路によって保持され、バッファ切り替えの出力データ
として出力することができる。また、リセット直後から
出力バッファの出力特性が確定しているため、バッファ
出力は煩雑な作業を行うことがなく決定することができ
る。さらに、装置内での信号の受け渡しにおける時間ロ
スを少なくすることができる。

【００１０】また、本出願第６の発明は、本出願第３の
発明または第４の発明の出力バッファ制御回路におい
て、前記複数の出力バッファを切り替えることにより、
出力バッファの相互コンダクタンスを変えられることを
特徴とする。このように、本出願第３の発明または本出
願第４の発明の出力バッファ制御回路において、出力バ
ッファ回路中の複数のバッファを、切り替え制御するこ
とによって、要求されている出力特性を任意に設定する
ことができる。また、出力特性のインピーダンスを設定
できるので、無駄な消費電力を低減することができる。

【００１１】

【実施の形態】本発明の一実施の形態を図面を参照して
説明する。まず、図１は本発明の一実施例による概略を
表す回路ブロック図である。図２及び図３はそれぞれ図
１に示される半導体集積回路のうち、本発明の要部であ
る出力バッファ回路１ａ及び出力バッファ回路１ｂの構
成を示す回路図である。図１、図２及び図３から明らか
なように、前記出力バッファ１ａは、制御用ラッチ回路
２ａと出力端子４で接続されており、前記出力バッファ
回路１ｂは制御用ラッチ回路２ｂと出力端子４で接続さ
れている。また、かかる制御用ラッチ回路２ｂはラッチ
１８ａ、１８ｂ、２ＡＮＤ１５、バッファ１６ａ及び２
ＯＲ１７から構成される。前記の構成において、制御用
ラッチ回路２ａ、２ｂからの信号が出力端子に接続され
た出力バッファ１ａ、１ｂにそれぞれ供給され、出力バ
ッファ１ａ、１ｂの切換制御信号として使用される。ま
た、制御用ラッチ回路２ａ、２ｂのラッチの取り込み信
号としてリセット信号が入力され、リセット期間中に出
力端子から入力された信号により制御用ラッチ回路２
ａ、２ｂの出力を決定する。

【００１２】図２に示される出力バッファ回路１ａにお
いて、出力端子４はＰチャネルトランジスタ６ａ、Ｎチ
ャネルトランジスタ７ａ、２ＮＯＲ８及び２ＮＡＮＤ９
により構成されたスリーステートバッファ１３の出力
と、Ｐチャネルトランジスタ６ｂ、Ｎチャネルトランジ
スタ７ｂ、３ＮＯＲ１０及び３ＮＡＮＤ１１により構成
されたスリーステートバッファ１４の出力と、制御用ラ
ッチ回路２ａへの入力が接続されている。ここで制御用
ラッチ回路２ａに、データの取り込み信号としてリセッ
ト信号を入力し、リセット期間中に出力端子からデータ
が入力されると、制御用ラッチ回路２ａにデータが取り
込まれ、リセット解除時にラッチ出力が確定する。制御
用ラッチ回路２ａの出力はスリーステートバッファ１４
の切換信号として入力され、ここでスリーステートバッ
ファ１４を使用するかしないかが決定される。すなわ
ち、スリーステートバッファ１３、１４の２つを出力バ
ッファとして使用するか、スリーステートバッファ１３
のみを使用するかを選択できることとなり、その結果出
力バッファ回路１ａの出力特性を切り替えることができ
る。

【００１３】以下、本実施の形態の出力バッファ制御回
路の動作について説明する。まず、図２の出力バッファ
回路１ａの動作について図５のタイミング図を用いて説
明する。図２においてリセット期間中リセット信号が’
Ｌ’であったとすると、出力モード信号はリセット期間
中’Ｌ’の信号であり、この出力モード信号が’Ｈ’に
なるまでスリーステートバッファ１３、１４は’Ｚ’
（ハイインピーダンス）となる。ここで、リセット期間
中に出力端子に’Ｌ’が入力されると、制御用ラッチ回
路２ａには、’Ｌ’が入力され、その出力は’Ｌ’に固
定される。制御用ラッチ回路２ａの出力は、リセット解
除後も’Ｌ’で固定であり、出力モード信号が’Ｈ’に
なったとき、スリーステートバッファ１４は’Ｚ’のま
まとなる。従って出力バッファ１ａの出力インピーダン
スｇｍはスリーステートバッファ１３のｇｍと同じにな
る。一方リセット期間中に出力端子に’Ｈ’が入力され
ると制御用ラッチ回路２ａの出力は’Ｈ’に固定され出
力モード端子が’Ｈ’になるとスリーステートバッファ
１４からも出力信号からのデータを出力する。従って出
力バッファ１ａのｇｍはスリーステートバッファ１３と
スリーステートバッファ１４のｇｍを合わせたものとな
る。

【００１４】これら図２および図５より得られたリセッ
ト期間中の出力端子への入力値と出力バッファのｇｍに
ついての信号対応表を表１に示す。

【００１５】

【表１】

【００１６】この表１からも判るように、リセット期間
中に出力端子に入力する値を変えることでｘ１倍とｘ２
倍という２種のｇｍ値の出力バッファの特性を得ること
ができる。また、図１の出力バッファ回路１ｂ及び制御
用ラッチ回路２ｂは図３のように構成されている。図３
において、出力バッファ回路１ｂはクロックバッファ１
９ａ、１９ｂにより構成された３つの出力バッファ２０
ａ、２０ｂ、２０ｃとクロックバッファ１９ｃで構成さ
れた出力バッファ２１で構成され、出力信号１、２の信
号が出力モード信号によって出力端子１、２に出力され
る。制御用ラッチ回路２ｂはリセット期間中に入力され
る出力端子１及び出力端子２からの信号をリセット信号
によってそれぞれラッチ１８ａ、１８ｂに取り込む。さ
らにラッチ１８ａ、１８ｂの出力は２ＡＮＤ１５、バッ
ファ１６ａ、２ＯＲ１７の入力となり、２ＡＮＤ１５、
バッファ１６ａ、２ＯＲ１７の出力はそれぞれ出力バッ
ファ２０ａ、２０ｂ、２０ｃにあるクロックバッファ１
９ａのクロックとして接続され、各バッファの切換制御
信号として、出力バッファ２０ａ、２０ｂ、２０ｃの選
択を行い、リセット期間中に出力端子１、２に入力する
データの組み合わせによって出力バッファ１ｂの出力特
性を切り替えることができる。更に、図３の出力バッフ
ァ回路１ｂの動作について図６のタイミング図を用いて
説明する。図３において、リセット期間中、リセット信
号、出力モード信号はいずれも’Ｌ’であり、出力モー
ド信号が’Ｈ’となるまで出力バッファ２０ａ、２０
ｂ、２０ｃ、２１はいずれも’Ｚ’となる。ここで、リ
セット期間中に出力端子１に’Ｌ’、出力端子２に’
Ｈ’が入力された場合を考えるとラッチ回路１８ａ、１
８ｂの出力はそれぞれ’Ｌ’、’Ｈ’に固定され、２Ａ
ＮＤ１５、バッファ１６ａ、２ＮＯＲ１７の出力はそれ
ぞれ’Ｌ’、’Ｌ’、’Ｈ’に固定される。従って出力
バッファ２０ａ、２０ｂは出力モード信号が’Ｈ’にな
っても’Ｚ’のままであり出力バッファ２０ｃ、２１が
出力信号１のデータを出力端子１に出力する。そのた
め、出力バッファ１ｂのｇｍは出力バッファ２０ｃ、２
１のｇｍを合わせたｘ２倍となる。

【００１７】図３の回路図および図６のタイミング図を
もとに、出力端子１、２のリセット時の入力値の組み合
わせと出力バッファ１ｂのｇｍの比率を示した信号対応
表が表２である。

【００１８】

【表２】

【００１９】表２をみれば判るように２つの出力端子を
組み合わせることでｘ１倍からｘ４倍のｇｍを持つ出力
バッファを得ることができる。また、本発明の他の実施
例として、その基本的構成は上記の通りであるが、制御
用ラッチ回路についてさらに工夫している構成を図４に
示す。本図において２本の出力端子から得られた３本の
信号を半導体チップ内の他辺に存在する出力バッファ回
路のバッファ切換信号として活用することで制御用ラッ
チ回路を多数設置することなく出力バッファのｇｍを切
り替えることができる。上記実施例では制御用ラッチ回
路２ｂの出力の３本は、ラッチ回路２ｂに入力され、出
力端子につながる出力バッファに入力されるだけでな
く、その出力の１本は半導体チップ右辺に配置された出
力バッファ１ａのバッファ切換信号として使用されてお
り、またその３本の出力のすべてが半導体チップ左辺の
出力端子１ｂのバッファ切換信号としても使用されてい
る。従って１つの制御用ラッチ回路で多くの出力バッフ
ァ回路のｇｍを切り替えることができる。なお、図１及
び図４に示される入力バッファ及び内部回路は、当業者
にとってよく知られており、また本発明とは直接関係し
ないので、その詳細な構成は省略する。

【００２０】

【発明の効果】このように、リセット期間中に出力端子
にデータを与え、制御用ラッチ回路にデータを取り込
み、出力バッファの選択信号を発生している。このた
め、リセット解除後の動作時にデータを取り込むための
プログラミングが必要ない。また、データを入力するた
めの端子を設けたり、プログラムを内部ＲＯＭに書き込
む必要もなく、出力バッファの出力特性を変えることが
できる。さらに、この制御用ラッチ回路は、出力バッフ
ァに比べはるかに小さいトランジスタサイズで構成でき
るため、新たに制御用ラッチ回路を追加しても半導体チ
ップの面積を増大させることがない。なお、上記実施例
では、出力バッファのｇｍを同一のもので構成し、等倍
にｇｍを上げる構成としたが、各出力バッファのｇｍを
おのおのかえることで様々なｇｍの出力バッファを得る
ことができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路
の出力バッファ回路のブロック図である。

【図２】本発明の一実施の形態である３ステートバッ
ファの出力バッファの制御回路図のある。

【図３】本発明の一実施の形態である出力バッファの
制御回路図のある。

【図４】本発明の一実施の形態であるその他の出力バ
ッファ回路のブロック図である。

【図５】本発明の一実施の形態である３ステートバッ
ファの出力バッファ回路のタイミングチャート図のあ
る。

【図６】本発明の一実施の形態である出力バッファ回
路のタイミングチャート図のある。

【図７】従来の出力バッファの制御回路図でのある。

【図８】従来の出力バッファ回路のブロック図でのあ
る。

【符号の説明】

１ａ、１ｂ・・・・・・・・・・・・出力バッファ回
路２ａ、２ｂ・・・・・・・・・・・・ラッチ制御回路３・・・・・・・・・・・・・・・・入力バッファ
回路４・・・・・・・・・・・・・・・・入出力端子１３、１４・・・・・・・・・・・・・３ステート
バッファ回路２０ａ、２０ｂ、２０ｃ・・・・・・・出力バッファ

Claims

(57)【特許請求の範囲】

【請求項１】リセット機能を有する半導体集積回路の
出力バッファ制御回路において、出力バッファからの出
力信号をデータ入力端子に接続し、リセット信号をラッ
チ取り込み信号とするラッチ回路と、前記ラッチ回路よ
り出力された出力信号に応じて出力特性を切り替えるロ
ジック回路と、から成ることを特徴とする出力バッファ
制御回路。
【請求項２】前記ラッチ回路は、リセット期間中に出
力バッファから出力された信号を取り込み、バッファ出
力回路のバッファを切り替える制御信号として出力する
ことを特徴とする請求項１記載の出力バッファ制御回
路。
【請求項３】前記バッファ出力回路は、ラッチ回路の
出力信号に応じて複数の出力バッファを切り替えること
を特徴とする請求項１または請求項２記載の出力制御回
路。
【請求項４】前記バッファ出力回路は、ラッチ回路の
出力信号に応じて複数の３ステートバッファを切り替え
ることを特徴とする請求項１または請求項２記載の出力
バッファ制御回路。
【請求項５】前記リセット期間中に出力バッファから
出力された信号は、ラッチ回路のデータ入力端子に接続
されていることを特徴とする請求項１〜請求項４記載の
出力バッファ制御回路。
【請求項６】前記複数の出力バッファを切り替えるこ
とにより、出力バッファの相互コンダクタンスを変えら
れることを特徴とする請求項３および請求項４記載の出
力バッファ制御回路。【０００１】