JPH05241698A - 入出力ポートの制御方式 - Google Patents
入出力ポートの制御方式Info
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- JPH05241698A JPH05241698A JP4081594A JP8159492A JPH05241698A JP H05241698 A JPH05241698 A JP H05241698A JP 4081594 A JP4081594 A JP 4081594A JP 8159492 A JP8159492 A JP 8159492A JP H05241698 A JPH05241698 A JP H05241698A
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Abstract
(57)【要約】
【目的】 任意の入出力機能を任意の入出力端子に割り
当てることにより、プログラム作成を容易にし、またピ
ン配置の異なるチップ間の交換を可能とする。 【構成】 この発明によるプログラマブルな入出力ポー
トは、複数の入出力ポート回路９ａ〜９ｄと、複数の入
出力制御回路２１ａ〜２１ｄと、プログラムによる書き
込みができ、次の書き換えが発生するまで現在の値を保
持するフラグレジスタ２２ａ〜２２ｄと、トランスミッ
ションゲート２４〜３５からなり上記フラグレジスタ２
２ａ〜２２ｄの値により各入出力ポート回路９ａ〜９ｄ
と各入出力制御回路２１ａ〜２１ｄとの接続配線をオン
・オフする選択回路２３ａ〜２３ｄで構成される。
当てることにより、プログラム作成を容易にし、またピ
ン配置の異なるチップ間の交換を可能とする。 【構成】 この発明によるプログラマブルな入出力ポー
トは、複数の入出力ポート回路９ａ〜９ｄと、複数の入
出力制御回路２１ａ〜２１ｄと、プログラムによる書き
込みができ、次の書き換えが発生するまで現在の値を保
持するフラグレジスタ２２ａ〜２２ｄと、トランスミッ
ションゲート２４〜３５からなり上記フラグレジスタ２
２ａ〜２２ｄの値により各入出力ポート回路９ａ〜９ｄ
と各入出力制御回路２１ａ〜２１ｄとの接続配線をオン
・オフする選択回路２３ａ〜２３ｄで構成される。
Description
【０００１】
【産業上の利用分野】この発明は、マイクロコンピュー
タなどの入出力ポートの制御方式に関するものである。
タなどの入出力ポートの制御方式に関するものである。
【０００２】
【従来の技術】図３は、マイクロコンピュータなどの半
導体チップに内蔵される従来の入出力ポートの一例を示
す構成図である。図中、１はデータバス、２はデータバ
ス１からのポート出力をラッチするポートラッチ、３は
入力か出力かを設定する入出力方向レジスタ、４は上記
入出力方向レジスタ３により制御される外部入力用バッ
ファ、５はポートラッチ２の読出し用バッファ、６は入
出力方向レジスタ３の読出し用バッファ、７はポートラ
ッチ２の値を出力する出力バッファであり、ＮＯＴゲー
ト７１，ＮＡＮＤゲート７２，ＮＯＲゲート７３及びト
ランジスタ７４，７５で構成される。８は入出力ピンと
接続されるボンディングパッドである。上記出力バッフ
ァ７とボンディングパッド８により入出力ポート回路９
が構成され、ポートラッチ２，入出力方向レジスタ３及
び各バッファ４〜６により入出力制御回路２１が構成さ
れている。
導体チップに内蔵される従来の入出力ポートの一例を示
す構成図である。図中、１はデータバス、２はデータバ
ス１からのポート出力をラッチするポートラッチ、３は
入力か出力かを設定する入出力方向レジスタ、４は上記
入出力方向レジスタ３により制御される外部入力用バッ
ファ、５はポートラッチ２の読出し用バッファ、６は入
出力方向レジスタ３の読出し用バッファ、７はポートラ
ッチ２の値を出力する出力バッファであり、ＮＯＴゲー
ト７１，ＮＡＮＤゲート７２，ＮＯＲゲート７３及びト
ランジスタ７４，７５で構成される。８は入出力ピンと
接続されるボンディングパッドである。上記出力バッフ
ァ７とボンディングパッド８により入出力ポート回路９
が構成され、ポートラッチ２，入出力方向レジスタ３及
び各バッファ４〜６により入出力制御回路２１が構成さ
れている。
【０００３】図３を用いて従来の入出力ポートの動作に
ついて説明する。出力ポートとして使用する時は、入出
力方向レジスタ３に“１”を書き込んで外部入力用バッ
ファ４をオフとし、外部からの入力を受け付けない状態
にする。同時に入出力方向レジスタ読出し用バッファ６
にレジスタ値が入力される。図中には示していないが、
バッファ４，５，６はＣＰＵからの読出し信号によって
データバス１への出力が制御されている。ポートから出
力される値はポートラッチ２に書き込まれ、ポートラッ
チ読出し用バッファ５に入力される。入出力方向レジス
タ３が出力，すなわち“１”に設定されると、出力バッ
ファ７を駆動して出力ポートとして機能する。一方、入
力ポートとして使用する時は、入出力方向レジスタ３に
“０”を書き込んで外部入力用バッファ４をオンとし、
外部からの入力を受け付ける状態にする。同時にポート
ラッチ読出し用バッファ５はオフされ、入力ポートとし
て機能する。
ついて説明する。出力ポートとして使用する時は、入出
力方向レジスタ３に“１”を書き込んで外部入力用バッ
ファ４をオフとし、外部からの入力を受け付けない状態
にする。同時に入出力方向レジスタ読出し用バッファ６
にレジスタ値が入力される。図中には示していないが、
バッファ４，５，６はＣＰＵからの読出し信号によって
データバス１への出力が制御されている。ポートから出
力される値はポートラッチ２に書き込まれ、ポートラッ
チ読出し用バッファ５に入力される。入出力方向レジス
タ３が出力，すなわち“１”に設定されると、出力バッ
ファ７を駆動して出力ポートとして機能する。一方、入
力ポートとして使用する時は、入出力方向レジスタ３に
“０”を書き込んで外部入力用バッファ４をオンとし、
外部からの入力を受け付ける状態にする。同時にポート
ラッチ読出し用バッファ５はオフされ、入力ポートとし
て機能する。
【０００４】
【発明が解決しようとする課題】従来の入出力ポートは
以上のように構成され制御されているが、入出力制御回
路２１と入出力ポート回路９のボンディングパッド８，
あるいはボンディングパッド８と入出力ピンの対応が一
対一で固定であった。そのためにユーザは製造元の設定
したピン配置に従ってプログラムを作成する必要があっ
た。ピン数の多いチップの場合は各ポート（Ｐｉｊ：
ｉ，ｊ＝０〜Ｎ）とも全ての機能に入出力ピンを割り当
てることが可能であるが、同一のチップでピン数の異な
るパッケージの品種、特にピン数の少ない品種では一部
の機能に入出力ピンを割り当てることが不可能である。
例えば入出力ポートをＰ０からＰ８まで内蔵している６
４ピンチップの場合、電源や発振入力などのために一部
のポートは、Ｐ３０〜Ｐ３３，Ｐ４０〜Ｐ４３というよ
うに機能の一部を削減せざるをえない。またプログラミ
ングにおいても、例えば１バイトのデータを出力させた
い時など通常では１つのポートの設定で済むところを、
上記の例の場合では２つのポートを設定しなくてはなら
ない。また、チップのピン配置は個々に異なっており
（一部、メモリなどは除く）、一旦あるチップを用いて
回路基板を設計した場合、そのチップを別のチップに交
換するにはチップと基板，配線等の変更が必要であっ
た。
以上のように構成され制御されているが、入出力制御回
路２１と入出力ポート回路９のボンディングパッド８，
あるいはボンディングパッド８と入出力ピンの対応が一
対一で固定であった。そのためにユーザは製造元の設定
したピン配置に従ってプログラムを作成する必要があっ
た。ピン数の多いチップの場合は各ポート（Ｐｉｊ：
ｉ，ｊ＝０〜Ｎ）とも全ての機能に入出力ピンを割り当
てることが可能であるが、同一のチップでピン数の異な
るパッケージの品種、特にピン数の少ない品種では一部
の機能に入出力ピンを割り当てることが不可能である。
例えば入出力ポートをＰ０からＰ８まで内蔵している６
４ピンチップの場合、電源や発振入力などのために一部
のポートは、Ｐ３０〜Ｐ３３，Ｐ４０〜Ｐ４３というよ
うに機能の一部を削減せざるをえない。またプログラミ
ングにおいても、例えば１バイトのデータを出力させた
い時など通常では１つのポートの設定で済むところを、
上記の例の場合では２つのポートを設定しなくてはなら
ない。また、チップのピン配置は個々に異なっており
（一部、メモリなどは除く）、一旦あるチップを用いて
回路基板を設計した場合、そのチップを別のチップに交
換するにはチップと基板，配線等の変更が必要であっ
た。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、プログラムに応じて必要な入出
力機能を任意の入出力端子に割り当てることを可能とし
て、プログラム作成を容易にし、また、従来ではピン配
置が異なるために不可能であったチップの交換を可能に
することを目的とする。
ためになされたもので、プログラムに応じて必要な入出
力機能を任意の入出力端子に割り当てることを可能とし
て、プログラム作成を容易にし、また、従来ではピン配
置が異なるために不可能であったチップの交換を可能に
することを目的とする。
【０００６】
【課題を解決するための手段】この発明の請求項１に係
る入出力ポートの制御方式は、入出力端子に対応して設
けられる複数の入出力ポート回路と、入出力機能に対応
して設けられる複数の入出力制御回路と、各入出力ポー
ト回路と各入出力制御回路間の接続配線を、プログラム
により任意の値を設定可能なレジスタの値に基づき選択
する選択回路とを備え、上記レジスタの値を任意に設定
して入出力端子と入出力機能との対応を制御するように
したものである。
る入出力ポートの制御方式は、入出力端子に対応して設
けられる複数の入出力ポート回路と、入出力機能に対応
して設けられる複数の入出力制御回路と、各入出力ポー
ト回路と各入出力制御回路間の接続配線を、プログラム
により任意の値を設定可能なレジスタの値に基づき選択
する選択回路とを備え、上記レジスタの値を任意に設定
して入出力端子と入出力機能との対応を制御するように
したものである。
【０００７】また、請求項２に係る入出力ポートの制御
方式は、半導体チップを回路基板上に挿抜自在に搭載す
るために用いられるソケットに、当該ソケットの半導体
チップ側コネクタと回路基板側入出力ピン間の接続配線
を、プログラムにより任意の値を設定可能なレジスタの
値に基づき選択する選択回路を備え、上記レジスタの値
を任意に設定して半導体チップの入出力ピンとソケット
の入出力ピンとの対応を制御するようにしたものであ
る。
方式は、半導体チップを回路基板上に挿抜自在に搭載す
るために用いられるソケットに、当該ソケットの半導体
チップ側コネクタと回路基板側入出力ピン間の接続配線
を、プログラムにより任意の値を設定可能なレジスタの
値に基づき選択する選択回路を備え、上記レジスタの値
を任意に設定して半導体チップの入出力ピンとソケット
の入出力ピンとの対応を制御するようにしたものであ
る。
【０００８】
【作用】この発明の請求項１においては、レジスタの値
によって、選択回路に付随する入出力ポート回路と入出
力制御回路との間の接続配線のうちから少なくとも１つ
を選択し、入出力ポート回路とそれに接続される入出力
制御回路との対応，すなわち入出力端子と入出力機能と
の対応を制御する。
によって、選択回路に付随する入出力ポート回路と入出
力制御回路との間の接続配線のうちから少なくとも１つ
を選択し、入出力ポート回路とそれに接続される入出力
制御回路との対応，すなわち入出力端子と入出力機能と
の対応を制御する。
【０００９】また、請求項２においては、レジスタの値
によって、ソケット内蔵選択回路に付随する半導体チッ
プ側コネクタと回路基板側入出力ピンとの間の接続配線
のうちから少なくとも１つを選択し、入出力機能と一対
一に対応した従来の半導体チップの入出力ピンとソケッ
トの入出力ピンとの対応を制御する。
によって、ソケット内蔵選択回路に付随する半導体チッ
プ側コネクタと回路基板側入出力ピンとの間の接続配線
のうちから少なくとも１つを選択し、入出力機能と一対
一に対応した従来の半導体チップの入出力ピンとソケッ
トの入出力ピンとの対応を制御する。
【００１０】
【実施例】以下、この発明の実施例を図について説明す
る。図１は、この発明によるプログラマブルな入出力ポ
ートの一実施例を示す全体構成図である。図中、９ａ，
９ｂ，９ｃ，９ｄは前記図３の入出力ポート回路９と同
じ回路を、また２１ａ，２１ｂ，２１ｃ，２１ｄは同じ
く図３の入出力制御回路２１と同じ回路を略式表記した
ものとする。２２ａ，２２ｂ，２２ｃ，２２ｄはプログ
ラムによる書き込みができ、次の書き換えが発生するま
で現在の値を保持する４ビットのフラグレジスタ、２３
ａ，２３ｂ，２３ｃ，２３ｄはトランスミッションゲー
ト２４〜３５からなり、フラグレジスタ値により入出力
制御回路２１ａ〜２１ｄと入出力ポート回路９ａ〜９ｄ
との接続配線をオン・オフする選択回路である。
る。図１は、この発明によるプログラマブルな入出力ポ
ートの一実施例を示す全体構成図である。図中、９ａ，
９ｂ，９ｃ，９ｄは前記図３の入出力ポート回路９と同
じ回路を、また２１ａ，２１ｂ，２１ｃ，２１ｄは同じ
く図３の入出力制御回路２１と同じ回路を略式表記した
ものとする。２２ａ，２２ｂ，２２ｃ，２２ｄはプログ
ラムによる書き込みができ、次の書き換えが発生するま
で現在の値を保持する４ビットのフラグレジスタ、２３
ａ，２３ｂ，２３ｃ，２３ｄはトランスミッションゲー
ト２４〜３５からなり、フラグレジスタ値により入出力
制御回路２１ａ〜２１ｄと入出力ポート回路９ａ〜９ｄ
との接続配線をオン・オフする選択回路である。
【００１１】図２は、この発明によるプログラマブルな
ソケットの一実施例を示す全体構成図である。図中、３
６は半導体チップを回路基板上に挿抜自在に搭載するた
めのソケット、３７は半導体チップの入出力ピンが挿抜
されるコネクタ、３８はソケット３６に内蔵される選択
回路であり、この選択回路３８には図１と同様の選択回
路とともにフラグレジスタも含むものとする。３９は回
路基板上に半田付けされるソケット３６からの入出力ピ
ン、４０は選択回路３８に付随するレジスタを制御する
コントロール信号端子である。
ソケットの一実施例を示す全体構成図である。図中、３
６は半導体チップを回路基板上に挿抜自在に搭載するた
めのソケット、３７は半導体チップの入出力ピンが挿抜
されるコネクタ、３８はソケット３６に内蔵される選択
回路であり、この選択回路３８には図１と同様の選択回
路とともにフラグレジスタも含むものとする。３９は回
路基板上に半田付けされるソケット３６からの入出力ピ
ン、４０は選択回路３８に付随するレジスタを制御する
コントロール信号端子である。
【００１２】次に、図１を用いて本願の動作について説
明する。なお、入出力ポート回路９ａ〜９ｄ及び入出力
制御回路２１ａ〜２１ｄの内部の動作については、従来
の技術の項で説明した通りとする。ここでは一例とし
て、４つの入出力制御回路２１ａ〜２１ｄと４つの入出
力ポート回路９ａ〜９ｄとの間に設けられた，４ビット
のフラグレジスタ２２ａ〜２２ｄを備えた４つの選択回
路２３ａ〜２３ｄによるプログラマブル・ポートが示さ
れている。入力，出力時の動作については従来の技術の
項で説明した通りである。ここでは、選択回路２３ａ〜
２３ｄの動作について説明する。プログラムによりフラ
グレジスタ２２ａ〜２２ｄに書き込まれた値は、それぞ
れ対応する選択回路２３ａ〜２３ｄに入力される。各選
択回路２３ａ〜２３ｄはトランスミッションゲート２４
〜３５からなり、各トランスミッションゲート２４〜３
５はフラグレジスタ２２ａ〜２２ｄから入力された値が
“１”の時にオンし、そのトランスミッションゲートに
より制御される接続配線を有効にし、“０”の時は無効
にすることにより、任意の入出力機能を任意の入出力端
子に接続する。従って、フラグレジスタ２２ａ〜２２ｄ
の値をプログラムにより書き換えることで任意の入出力
端子に任意の入出力機能を配置することができ、プログ
ラム作成上の制約が減少して、プログラミングが容易に
なる。この選択回路の動作は図２の場合においても同様
である。図２のプログラマブル・ソケット３６を用いる
ことにより、従来できなかったピン配置の異なるチップ
間の交換が可能となり、より高性能なチップと交換する
ことで、回路基板全体を変更することなく処理能力を向
上させることが可能となる。
明する。なお、入出力ポート回路９ａ〜９ｄ及び入出力
制御回路２１ａ〜２１ｄの内部の動作については、従来
の技術の項で説明した通りとする。ここでは一例とし
て、４つの入出力制御回路２１ａ〜２１ｄと４つの入出
力ポート回路９ａ〜９ｄとの間に設けられた，４ビット
のフラグレジスタ２２ａ〜２２ｄを備えた４つの選択回
路２３ａ〜２３ｄによるプログラマブル・ポートが示さ
れている。入力，出力時の動作については従来の技術の
項で説明した通りである。ここでは、選択回路２３ａ〜
２３ｄの動作について説明する。プログラムによりフラ
グレジスタ２２ａ〜２２ｄに書き込まれた値は、それぞ
れ対応する選択回路２３ａ〜２３ｄに入力される。各選
択回路２３ａ〜２３ｄはトランスミッションゲート２４
〜３５からなり、各トランスミッションゲート２４〜３
５はフラグレジスタ２２ａ〜２２ｄから入力された値が
“１”の時にオンし、そのトランスミッションゲートに
より制御される接続配線を有効にし、“０”の時は無効
にすることにより、任意の入出力機能を任意の入出力端
子に接続する。従って、フラグレジスタ２２ａ〜２２ｄ
の値をプログラムにより書き換えることで任意の入出力
端子に任意の入出力機能を配置することができ、プログ
ラム作成上の制約が減少して、プログラミングが容易に
なる。この選択回路の動作は図２の場合においても同様
である。図２のプログラマブル・ソケット３６を用いる
ことにより、従来できなかったピン配置の異なるチップ
間の交換が可能となり、より高性能なチップと交換する
ことで、回路基板全体を変更することなく処理能力を向
上させることが可能となる。
【００１３】なお、上記実施例では、４つの入出力の切
り換えについて説明したが、選択回路，フラグレジスタ
及び接続配線を増設することで、５以上の入出力切り換
えも可能である。また、目的によってはまとまったポー
トの切り換え，例えばＰ３とＰ４とを切り換える等だけ
が必要な場合がある。そうした場合には、選択回路，フ
ラグレジスタ及び接続配線の仕様を変更することによ
り、小規模な構成で実現できる。
り換えについて説明したが、選択回路，フラグレジスタ
及び接続配線を増設することで、５以上の入出力切り換
えも可能である。また、目的によってはまとまったポー
トの切り換え，例えばＰ３とＰ４とを切り換える等だけ
が必要な場合がある。そうした場合には、選択回路，フ
ラグレジスタ及び接続配線の仕様を変更することによ
り、小規模な構成で実現できる。
【００１４】
【発明の効果】以上のように、この発明によれば、複数
の入出力ポート回路と複数の入出力制御回路間の複数の
接続配線のうちから任意の接続配線を選択する選択回路
を備え、選択回路に付随するフラグレジスタ等により接
続配線の選択を行なうよう構成したので、レジスタの値
をプログラムにより書き換えることで任意の入出力端子
に任意の入出力機能を配置することができ、プログラム
作成上の制約が減少してプログラミングが容易となる効
果がある。
の入出力ポート回路と複数の入出力制御回路間の複数の
接続配線のうちから任意の接続配線を選択する選択回路
を備え、選択回路に付随するフラグレジスタ等により接
続配線の選択を行なうよう構成したので、レジスタの値
をプログラムにより書き換えることで任意の入出力端子
に任意の入出力機能を配置することができ、プログラム
作成上の制約が減少してプログラミングが容易となる効
果がある。
【００１５】また、この発明の請求項２によれば、半導
体チップ用のソケットに、複数の半導体チップ側コネク
タと複数の回路基板側入出力ピン間の複数の接続配線の
うちから任意の接続配線を選択する選択回路を備え、選
択回路に付随するフラグレジスタ等により接続配線の選
択を行なうよう構成したので、従来ではピン配置が異な
るために不可能であったチップの交換が可能となる効果
がある。
体チップ用のソケットに、複数の半導体チップ側コネク
タと複数の回路基板側入出力ピン間の複数の接続配線の
うちから任意の接続配線を選択する選択回路を備え、選
択回路に付随するフラグレジスタ等により接続配線の選
択を行なうよう構成したので、従来ではピン配置が異な
るために不可能であったチップの交換が可能となる効果
がある。
【図１】この発明による入出力ポートの一実施例を示す
構成図である。
構成図である。
【図２】この発明による半導体チップ用ソケットの一実
施例を示す構成図である。
施例を示す構成図である。
【図３】従来の入出力ポートを示す構成図である。
１ データバス ２ ポートラッチ ３ 入出力方向レジスタ ４ 外部入力用バッファ ５ ポートラッチ読出し用バッファ ６ 入出力方向レジスタ読出し用バッファ ７ 出力バッファ ８ ボンディングパッド ９，９ａ〜９ｄ 入出力ポート回路 ２１ ２１ａ〜２１ｄ 入出力制御回路 ２２ａ〜２２ｄ フラグレジスタ ２３ａ〜２３ｄ 選択回路 ２４〜３５ トランスミッションゲート ３６ 半導体チップ用ソケット ３７ 半導体チップ側コネクタ ３８ ソケット内蔵選択回路（フラグレジスタを含む） ３９ 回路基板側入出力ピン ４０ コントロール信号端子
Claims (2)
- 【請求項１】 入出力端子に対応して設けられる複数の
入出力ポート回路と、入出力機能に対応して設けられる
複数の入出力制御回路と、各入出力ポート回路と各入出
力制御回路間の接続配線を、プログラムにより任意の値
を設定可能なレジスタの値に基づき選択する選択回路と
を備え、上記レジスタの値を任意に設定して入出力端子
と入出力機能との対応を制御することを特徴とする入出
力ポートの制御方式。 - 【請求項２】 半導体チップを回路基板上に挿抜自在に
搭載するために用いられるソケットに、当該ソケットの
半導体チップ側コネクタと回路基板側入出力ピン間の接
続配線を、プログラムにより任意の値を設定可能なレジ
スタの値に基づき選択する選択回路を備え、上記レジス
タの値を任意に設定して半導体チップの入出力ピンとソ
ケットの入出力ピンとの対応を制御することを特徴とす
る入出力ポートの制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4081594A JPH05241698A (ja) | 1992-03-03 | 1992-03-03 | 入出力ポートの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4081594A JPH05241698A (ja) | 1992-03-03 | 1992-03-03 | 入出力ポートの制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05241698A true JPH05241698A (ja) | 1993-09-21 |
Family
ID=13750647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4081594A Pending JPH05241698A (ja) | 1992-03-03 | 1992-03-03 | 入出力ポートの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05241698A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008097558A (ja) * | 2006-09-15 | 2008-04-24 | Ricoh Co Ltd | 接続機器制御装置および制御方法 |
| KR100951991B1 (ko) * | 2005-09-12 | 2010-04-08 | 샤프 가부시키가이샤 | 메모리 카드용 입출력 장치 및 그 제어 방법 |
| JP2013016918A (ja) * | 2011-06-30 | 2013-01-24 | Kyocera Crystal Device Corp | 圧電デバイス及び圧電デバイス用半導体部品 |
-
1992
- 1992-03-03 JP JP4081594A patent/JPH05241698A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100951991B1 (ko) * | 2005-09-12 | 2010-04-08 | 샤프 가부시키가이샤 | 메모리 카드용 입출력 장치 및 그 제어 방법 |
| JP2008097558A (ja) * | 2006-09-15 | 2008-04-24 | Ricoh Co Ltd | 接続機器制御装置および制御方法 |
| JP2013016918A (ja) * | 2011-06-30 | 2013-01-24 | Kyocera Crystal Device Corp | 圧電デバイス及び圧電デバイス用半導体部品 |
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