JPH11284503A - プログラマブルゲートアレイ - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】未使用メモリ空間を利用することにより多様な
システムを構築する。 【解決手段】不揮発性メモリ２のアドレスをアクセスす
るアドレス信号を発生するカウンタ５と基本セルエリア
に形成されたデバイスが不揮発性メモリからのデータを
一時的に記憶するインタフェース領域と読出制御信号を
発生する領域とを基本セルエリアに形成するためのデー
タが不揮発性メモリの先頭アドレスから所定アドレスま
での第１アドレス空間に記憶され、所定のアドレス後の
第２アドレス空間にはインタフェース領域に転送するデ
ータが記憶され、パワーＯＮ時に第１のアドレス空間の
データをＦＰＧＡの基本セルエリア領域にダウンロード
し、ダウンロード後にカウンタの値と読出制御信号とに
基づいて第２アドレス空間からデータを読出してインタ
フェース領域に送出する制御回路７を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、プログラマブル
ゲートアレイに関し、詳しくは、再書込み可能な不揮発
性メモリを使用し、これに所定のデータを記憶すること
でデバイスの配線を形成するプログラムが可能なＦＰＧ
Ａ（フィールドプログラマブルゲートアレイ）におい
て、不揮発性メモリの未使用アドレス空間を利用するこ
とにより多様なシステムを構築することができるような
ＦＰＧＡに関する。

【０００２】

【従来の技術】例えば、フラッシュ型のＥＥＰＲＯＭ
（フラッシュメモリ）のＦＰＧＡでは、マトリックス状
に配列されたタイルと呼ばれる大きさの領域に、基本論
理要素形成領域と、これら基本論理要素の内部配線と、
タイル相互に結合するマトリックス状に配列されたマト
リックス配線と、それぞれの配線接続をするフラッシュ
メモリのスイッチセルとを有していてる。フラッシュメ
モリのスイッチセルは、スイッチトランジスタとＥＥＰ
ＲＯＭのメモリセルとで構成され、各配線の交点にスイ
ッチトランジスタを配置して、このスイッチをこれに対
応して形成されたメモリセルにデータを書込むことでＯ
Ｎ／ＯＦＦし、これにより選択的に配線を成立させる。

【０００３】また、これとは別に、スイッチメモリセル
をＳＲＡＭ等の記憶素子とし、パワーＯＮ時に不揮発性
メモリからのデータをＳＲＡＭ等のスイッチメモリセル
にダウンロードする形態のＦＰＧＡもある。図２は、こ
の種のＦＰＧＡの全体的な構造をブロックとして示して
いる。図２において、１は、ＦＰＧＡであって、２は、
ＥＥＰＲＯＭ等で構成され、スイッチメモリセルに書込
むデータを記憶する不揮発性のメモリアレイ、３は、配
線接続のスイッチメモリセルを含むＦＰＧＡロジック部
であり、これは、基本セル４，…がマトリックス状に設
けられている。基本セル４には、それぞれに基本デバイ
ス、素子等を構築する配線接続を形成するためのスイッ
チメモリセルの記憶素子としてフリップフロップ、ある
いはＳＲＡＭ等が内蔵されている。５は、アドレスカウ
ンタであり、６はセンスアンプ／ライトアンプ回路（Ｓ
Ａ／ＷＡ）、７はコントローラである。

【０００４】ここで、メモリアレイ２と、ＦＰＧＡロジ
ック部３、そしてアドレスカウンタ５とは、相互にアド
レスバス８で接続され、アドレスカウンタ５の値がメモ
リアレイ２とＦＰＧＡロジック部３とに相互に入力さ
れ、同じアドレス位置が指定される。また、メモリアレ
イ２は、ＳＡ／ＷＡ（センスアンプ／ライトアンプ回
路）６にデータバス９を介して接続され、ＦＰＧＡロジ
ック部３と、アドレスカウンタ５、そしてコントローラ
７とは、外部から供給されるクロックＣＬＫを受ける。
アドレスカウンタ５は、このクロックＣＬＫによりその
値がインクリメントされていく。ＳＡ／ＷＡ６は、コン
トローラ７の制御下で外部から書込データ（ライトデー
タ）を受け、アドレスカウンタ５によって指定されるメ
モリアレイ２のアドレス位置にデータを書込む動作をす
る。この書込データは、ＦＰＧＡロジック部３において
選択的な配線接続を形成するデータである。ＳＡ／ＷＡ
６は、電源ＯＮ時にメモリアレイ２のアドレスカウンタ
５により指定されたアドレスの位置からデータを読出し
て、読出したデータをデータバス９を介してＦＰＧＡロ
ジック部３へと転送してアドレスカウンタ５により指定
されたアドレスの位置の配線接続を構成するフリップフ
ロップ、ＳＲＡＭ等のスイッチメモリセルにデータを転
送していく。これに応じて配線接続を形成し、ＦＰＧＡ
１を所定のデバイスとしてプログラムする。

【０００５】コントローラ７は、外部からの信号Ｓを受
けているときにはＳＡ／ＷＡ６に対してモリアレイ２に
対するライトの制御信号ＷＲを送出する。そうでないと
きで、電源ＯＮ時には、リードの制御信号ＲＤを送出す
る。図３（ａ），（ｂ）は、基本セル４とこの基本セル
４において、基本デバイス、素子等を構築する配線接続
を形成するための記憶素子との関係の説明図である。図
（ａ）において、４ａは、基本セルの本体であり、４ｂ
は、ラッチ回路であり、多数、例えば、８ビットのフリ
ップフロップから構成されていて、その信号が基本セル
本体４ａの内部の配線接続を形成するスイッチトランジ
スタのゲートに接続されている。このフリップフロップ
回路４ｂは、データバス９からデータを受け、アドレス
信号をアドレスバス８から受けて、所定のデータを記憶
する。基本セル４には、セル外部の他の基本セル４（デ
バイス）との配線を形成するバスラインＡ，Ｂが設けら
れている。図３（ｂ）は、フリップフロップに換えて、
フローティングゲート側のスイッチメモリセル４ｃを有
するものである。このようなＦＰＧＡは、選択的な接続
配線を形成するＥＥＰＲＯＭのメモリアレイ２にデータ
を書込むことで特定のデバイスの形成、いわゆるプログ
ラム化が可能であり、データ書込みとこれのダウンロー
ドによるプログラム化により、ＦＰＧＡに特定のデバイ
スを形成して組込むこができる。

【０００６】

【発明が解決しようとする課題】このようなＦＰＧＡに
おいて、例えば、ＣＰＵを形成する場合には、ＦＰＧＡ
領域にＣＰＵの基本システムのプログラムを記憶するも
のとしてＲＯＭ領域が形成される。しかし、このような
ＲＯＭから読出したデータに応じて動作するような回路
をＦＰＧＡ内で実現するとなると、ＲＯＭに占有される
領域が多くなり、基本システムプログラムをＲＯＭ領域
内に格納しきれない場合が生じる。あるいは、ＦＰＧＡ
内での他の周辺回路の実現が制約される問題がある。特
に、ＣＰＵの場合には、実現するシステムが多機能化す
ればするほどＲＯＭ領域の容量が大きくなり、前記のよ
うなことが問題になる。このような問題を回避するため
に、よりゲート数の大きなＦＰＧＡを使用することも可
能であるが、それだけ高価なＦＰＧＡを使用しなければ
ならなくなる。この発明の目的は、このような従来技術
の問題点を解決するものであって、不揮発性メモリの未
使用アドレス空間を利用することにより多様なシステム
を構築することができるＦＰＧＡを提供することにあ
る。

【０００７】

【課題を解決するための手段】このような目的を達成す
るこの発明のＦＰＧＡの特徴は、パワーＯＮ時に不揮発
性メモリのデータをＦＰＧＡの基本セルエリアにおける
配線接続の形成に関係する記憶素子にダウンロードして
不揮発性メモリのデータでＦＰＧＡがプログラム化され
るＦＰＧＡにおいて、不揮発性メモリのアドレスをアク
セスするアドレス信号を発生するカウンタと基本セルエ
リアに形成されたデバイスが不揮発性メモリから読出さ
れたデータを利用するために、このデータを受けて一時
的に記憶するインタフェース領域と不揮発性メモリから
データを読出す読出制御信号を発生する領域とを基本セ
ルエリアに形成するためのデータが不揮発性メモリの先
頭アドレスから所定のアドレスまでの第１のアドレス空
間に記憶され、不揮発性メモリの所定のアドレスの後の
第２のアドレス空間にはインタフェース領域に転送する
データが記憶され、パワーＯＮ時に不揮発性メモリの少
なくとも第１のアドレス空間のデータをＦＰＧＡの基本
セルエリア領域にダウンロードしてプログラム化を行
い、ダウンロードの後にカウンタの値と読出制御信号と
に基づいて不揮発性メモリの第２のアドレス空間からデ
ータを読出してインタフェース領域に送出する制御回路
を備えるものである。

【０００８】

【発明の実施の形態】このように、パワーＯＮ時にＦＰ
ＧＡの基本セルエリアにおける配線接続の形成に関係す
る記憶素子にダウンロードにより不揮発性メモリからデ
ータを読出してプログラム化する場合に、不揮発性メモ
リを２つのアドレス空間に分割して、最初の第１のアド
レス空間には、基本セルエリアについてのデバイス形成
データを書込み、残りの第２のアドレス空間は、形成さ
れたデバイスが使用する不揮発性メモリ領域（ＲＯＭ）
に割当てる。このように、不揮発性メモリの第２のアド
レス空間（デバイス形成としては未使用領域）をＦＰＧ
Ａの基本セルエリアに形成されたデバイスのＲＯＭメモ
リとして利用するようにすれば、ＦＰＧＡの基本セルエ
リアにはＲＯＭエリアを形成する必要がなくなるので、
その分、基本セルエリアの領域を増加させることができ
る。この場合、ＦＰＧＡの基本セルエリア側には未使用
領域が残されることになるが、この領域にＲＯＭ領域を
形成するよりも、不揮発性メモリの未使用領域に対応す
るエリアをＲＯＭとして使用する方がはるかに有利にな
る。その理由は、不揮発性メモリは、最初からメモリと
してのアドレスが設定され、メモリとして形成されてい
るが、ＦＰＧＡの基本セルエリアにメモリ領域を形成す
るには、通常、フリップフロップ等で形成しなければな
らず、数倍以上の領域が必要になるからである。

【０００９】

【実施例】図１は、この発明のＦＰＧＡを適用した一実
施例のＦＰＧＡのブロック図である。なお、図２と同一
の構成要素は同一の符号で示す。図１において、１１
は、ＦＰＧＡであって、１２、１３は、それぞれセレク
タである。セレクタ１２，１３は、コントローラ１４か
らのセレクト信号ＳＥＬにより２入力の一方の信号の選
択が行われる。コントローラ１４は、アドレスカウンタ
５のカウントアップ信号を受けてセレクト信号ＳＥＬを
発生する点で、図２のコントローラ７とは相違する。

【００１０】１５は、図２のＦＰＧＡロジック部３に対
応するＦＰＧＡロジック部であって、これには、ＦＰＧ
Ａロジック部３に対して選択された基本セル４からの信
号を出力する信号出力端子１５ａと信号出力端子１５ｂ
〜１５ｎとが設けられている。セレクタ１２は、ＦＰＧ
Ａロジック部１５から信号出力端子１５ａの出力信号Ｒ
Ｄ’とコントローラ７からのリード信号ＲＤとの２つの
信号を受ける。そして、セレクト信号ＳＥＬが"１"（有
意）に設定されているときに、ＦＰＧＡロジック部１５
の信号出力端子１５ａからの出力信号を選択してＳＡ／
ＷＡ６に読出制御信号ＲＤ’として出力し、そうでない
とき、すなわち、セレクト信号ＳＥＬが"０"のときには
コントローラ７からのリード信号ＲＤを選択してＳＡ／
ＷＡ６に出力する。

【００１１】セレクタ１３は、ＦＰＧＡロジック部１５
の信号出力端子１５ｂ〜１５ｎからの出力信号とアドレ
スカウンタ５からのアドレス信号との２系統の信号を受
けて、セレクト信号ＳＥＬが"１"（有意）に設定されて
いるときに、信号出力端子１５ｂ〜１５ｎの信号を選択
してアドレス信号としてメモリアレイ２に送出し、そう
でないときにはアドレスカウンタ５からのアドレス信号
を選択してメモリアレイ２に出力する。また、このとき
には、セレクト信号ＳＥＬを受けてアドレスカウンタ５
の動作は停止する。なお、セレクト信号ＳＥＬは、外部
からの制御信号Ｐをコントローラ１４に入力することに
より発生しないようにすることができ、セレクト信号Ｓ
ＥＬを発生しない場合には、従来のコントローラ７と同
様な回路となる。このときには、セレクタ１２，１３に
より選択される信号が図２の回路と同じ状態に設定され
る。また、セレクト信号ＳＥＬは、コントローラ１４か
らではなく、外部から直接供給されるようにしてもよ
く、ＦＰＧＡ１１の外部にディップスイッチ等を設け
て、入力端子ピンを介して入力し、これの有効、無効を
設定することができる。この場合には、制御信号Ｐは不
要になる。

【００１２】ここでは、ＦＰＧＡ１１のＦＰＧＡロジッ
ク部１５にＣＰＵをデバイスとして形成すると仮定す
る。なお、ＣＰＵは演算等を制御する部分であり、いわ
ゆるＤＳＰにおけるコア部分も含む概念である。まず、
ＣＰＵ本体２０の領域を形成し、さらにＣＰＵを形成す
るために必要なプログラムカウンタ（ＰＣ）を基本セル
４のうちの領域２１に形成する。そして、そのカウント
値の出力を信号出力端子１５ｂ〜１５ｎに出力する接続
配線を形成する。そのためのデータをメモリアレイ２の
００００〜ＸＸＸＸまでの第１のアドレス空間に記憶す
る。さらに、基本セル４のうちの領域２２におはデータ
インタフェース（ＤＡＴＡ Ｉ／Ｆ）２２の領域を形成
し、基本セル４のうちの領域２３にはメモリについての
インタフェースとしてメモリインタフェース（ＭＥＭ
Ｉ／Ｆ）の領域を形成する。そのためのデータをメモリ
アレイ２の前記の第１のアドレス空間に記憶する。ここ
で、データインタフェース２２は、メモリアレイ２から
読出されたデータを受けてＦＰＧＡロジック部１５の内
部に転送するバッファエリアであり、これは、スイッチ
メモリ素子へのデータをここで受けるような配線接続を
することで形成される。メモリインタフェースの領域２
３は、メモリアレイ２２からデータを読出す際の、リー
ド信号（読出制御信号ＲＤ’）を発生するものであっ
て、これは、エリアとしてではなく、特定のフリップフ
ロップが使用され、フラグとして記憶されるようなもの
であってもよい。領域２４は、メモリアレイ２の第２の
アドレス空間（アドレスＸＸＸＸ＋１〜アドレスＺＺＺ
Ｚ）に対応するＦＰＧＡロジック部１５のうちの未使用
領域である。

【００１３】ここで、メモリアレイ２は、前記したよう
に、先頭アドレス００００からアドレスＸＸＸＸまでが
基本セル４によりＦＰＧＡロジック部１５にデバイスを
形成するためのデータが記憶されているとする。すなわ
ち、メモリアレイ２には、先頭アドレス００００からＸ
ＸＸＸアドレスまでに、メモリアレイ２のアドレスをア
クセスするプログラムカウンタ（領域２１）と、基本セ
ル４のエリアに形成されたデバイスが使用するためにメ
モリアレイ２から読出されたデータを一時的に記憶する
インタフェース領域（領域２２）とメモリアレイ２から
データを読出すための読出制御信号ＲＤ’を発生する領
域（領域２３）とを基本セル４において形成するための
データが記憶されている。

【００１４】そして、アドレスＸＸＸＸ＋１からアドレ
スＺＺＺＺは、第２のアドレス空間（ＦＰＧＡロジック
部１５の未使用領域に対応）であって、ここには、ＦＰ
ＧＡ１１のＦＰＧＡロジック部１５において使用するデ
ータが記憶されている。特に、先の例では、ＣＰＵが動
作するためのシステムプログラムがこの第２のアドレス
空間に記憶され、メモリアレイ２の未使用領域部分がＣ
ＰＵのＲＯＭプログラム領域になっていて、この未使用
領域のアドレスＸＸＸＸ＋１からアドレスＺＺＺＺに書
き込まれたデータは、メモリアレイ２から読出されたと
きにインタフェース領域（領域２２）に転送される。そ
のために、プログラムカウンタ（領域２１）に設定され
る初期のアドレス値は、第１のアドレス空間に記憶され
てデータにおいて初期値として形成され、この初期値
は、第２のアドレス空間のアドレスを示すことになる。
また、前記の第２のアドレス空間に記憶されるシステム
プログラムにより設定されるプログラムカウンタ（領域
２１）のアドレス値も第２のアドレス空間のアドレスに
なる。このメモリアレイ２への前記のようなデータの書
込みは、図２に示した従来のものと同様にであり、コン
トローラ１４が書込み信号をＳＡ／ＷＡ６に送出し、ク
ロックＣＬＫを外部から供給して書込データをＳＡ／Ｗ
Ａ６に供給すことで行われる。そこで、その詳細は割愛
する。なお、コントローラ１４の書込み信号の発生は、
外部からの制御信号Ｓにより発生する。

【００１５】次に動作を説明すると、まず、電源をＯＮ
して外部からクロックＣＬＫが供給されると、最初セレ
クト信号ＳＥＬが"０"（無意）になっているので、図２
の従来のＦＰＧＡ１と同様に、コントローラ１４から読
出制御信号ＲＤがＳＡ／ＷＡ６に送出され、アドレスカ
ウンタ５のアドレス値の更新に応じてメモリアレイ２か
らデータが読出され、ダウンロードによりＦＰＧＡロジ
ック部１５のスイッチメモリセルへとデータが転送され
書込みが行われる。そして、先頭アドレス００００から
アドレスＸＸＸＸまでのデータの書込みによりＣＰＵ本
体領域２０と、プログラムカウンタ領域２１、データイ
ンタフェース領域２２、そしてメモリインタフェース領
域２３がそれぞれ形成される。メモリアレイ２のアドレ
スＸＸＸＸ＋１からのデータの読出に入ると、そのデー
タは、データインタフェース領域２２に転送される。

【００１６】この読出段階では、すでに前記の領域２０
〜２３が形成されているが、コントローラ１４からセレ
クト信号ＳＥＬが発生してないので、ＦＰＧＡロジック
部１５の各領域２０〜２３に形成されたデバイスは、機
能しない。単に、データインタフェース領域２２に順次
データが設定されていくだけである。そして、メモリア
レイ２の最終アドレスであるＺＺＺＺまでの読出が終了
した時点で、アドレスカウンタ５がカウントアップ信号
を発生してコントローラ５がセレクト信号ＳＥＬを"１"
（有意）に設定し、このＳＥＬ信号が発生する。これに
よりセレクタ１２、１３がＦＰＧＡロジック部１５に形
成されたＣＰＵ側となり、プログラムカウンタ領域２１
に、例えば、第２のアドレス空間（ＦＰＧＡロジック部
１５の未使用領域に対応のメモリアレイ２のアドレス）
の先頭アドレスＸＸＸＸ＋１が設定され、メモリインタ
フェース領域２３から読出制御信号ＲＤ’がセレクタ１
２を介してＳＡ／ＷＡ６に加えられる。電源ＯＮ時に
は、アドレス００００からアドレスＸＸＸＸまでしかデ
ータを転送しないことも可能である。電源ＯＮ直後のＦ
ＰＧＡロジック部の状態を全て不活性にしておけば、未
使用領域はその状態を維持しておけば良いからである。
以下、その構成例を述べる。アドレス００００にデータ
“ｘｘｘｘ”を書込む。アドレスカウンタに最大アドレ
スを設定できるようにしておく。電源ＯＮ後、アドレス
００００のデータ“ｘｘｘｘ”を読み出し、アドレスカ
ウンタの最大アドレスに設定する。こうすることによ
り、アドレスカウンタは００００からアドレスＸＸＸＸ
までしか動作しない。他の例として、データ“ｘｘｘ
ｘ”をアドレス００００以外に書込んだり、データ“ｘ
ｘｘｘ”を分割して書込むことも可能である。

【００１７】その結果、メモリアレイ２が読出状態とな
ってプログラムカウンタ領域２１により指定されたアド
レスＸＸＸＸ＋１のデータが読出されてデータインタフ
ェース領域２２に転送される。このデータインタフェー
ス領域２２のデータを領域２０に形成されたＣＰＵ本体
がＲＯＭのプログラムからのデータとして受けてＣＰＵ
の動作が開始される。そして、プログラムカウンタ領域
２１に形成されらカウント値の変化に応じてメモリアレ
イ２から読出されたデータがデータインタフェース領域
２２に転送されて第２のアドレス空間に記憶されたシス
テムプログラムに応じてＦＰＧＡロジック部１５に形成
されたＣＰＵが動作する。このとき、メモリインタフェ
ース領域２３から読出制御信号ＲＤ’は、出力状態を維
持する。このメモリインタフェース領域２３から読出制
御信号ＲＤ’は、コントローラ１４からセレクト信号Ｓ
ＥＬがアドレスカウンタ５がカウントアップするまでは
発生してないので、プログラムカウンタ領域２１のアド
レス値に関係なしに、フラグとして"１"がセットされて
もよく、また、プログラムカウンタ領域２１のアドレス
値が第２のアドレス空間のものであるので、メモリイン
タフェース領域２３は、これに応じて読出制御信号Ｒ
Ｄ’を発生させるデコーダが用いられてもよい。これに
より、ＦＰＧＡロジック部１５の未使用領域に対応する
メモリアレイ２の未使用領域がＣＰＵのプログラムのＲ
ＯＭとして利用できるようになる。

【００１８】以上説明してきたが、この実施例では、Ｆ
ＰＧＡロジック部に形成されるデバイスがＣＰＵである
場合を中心として説明してきたが、メモリアレイ側のア
ドレスをアクセスするアドレスカウンタを設けて、メモ
リアレイを読出状態に設定し、これから読出されたデー
タをインタフェースで受けて利用するような回路であれ
ばＦＰＧＡに形成されるデバイスはどのようなデバイス
であってもよい。また、実施例で示したＦＰＧＡは、Ｆ
ＰＧＡロジック部とメモリアレイ（不揮発性メモリ部）
との組み合わせとして単純な形態を示しているが、この
発明は、ＦＰＧＡにＲＡＭ等の他の汎用メモリをさらに
含むものや、システムＩＣとしてこのようなＦＰＧＡを
その一部に含むものにも適用できることはもちろんであ
る。

【００１９】

【発明の効果】以上説明してきたように、この発明にあ
っては、パワーＯＮ時にＦＰＧＡの基本セルエリアにお
ける配線接続の形成に関係する記憶素子にダウンロード
により不揮発性メモリからデータを読出してプログラム
化する場合に、不揮発性メモリを２つのアドレス空間に
分割して、最初の第１のアドレス空間には、基本セルエ
リアについてのデバイス形成データを書込み、残りの第
２のアドレス空間には、形成されたデバイスが使用する
不揮発性メモリ領域（ＲＯＭ）が割当てられるようにし
ているので、ＦＰＧＡの基本セルエリアにＲＯＭエリア
を形成する必要がなくなり、その分、基本セルエリアの
領域を増加させることができる。

【図面の簡単な説明】

【図１】図１は、この発明のＦＰＧＡを適用した一実施
例のＦＰＧＡのブロック図である。

【図２】図２は、従来のＦＰＧＡの全体的な構造をブロ
ック図である。

【図３】図３（ａ），（ｂ）は、基本セルとこの基本セ
ルにおいて、基本デバイス、素子等を構築する配線接続
を形成するための記憶素子との関係の説明図である。

【符号の説明】

１，１１…ＦＰＧＡ、２…ＥＥＰＲＯＭ等で構成される
不揮発性のメモリアレイ、３，１５…ＦＰＧＡロジック
部、４…基本セル、４ａ…基本セル本体、４ａ…フリッ
プフロップ回路、４ｂ…スイッチメモリセル、５…アド
レスカウンタ、６…センスアンプ／ライトアンプ回路
（ＳＡ／ＷＡ）、７，１４…コントローラ、８…アドレ
スバス、９…データバス、１０…フリップフロップ回
路。１２，１３…セレクタ、１５ａ，１５ｂ，１５ｎ…
信号出力端子、ＳＥＬ…選択信号。

Claims (2)

【特許請求の範囲】
1. 【請求項１】パワーＯＮ時に不揮発性メモリのデータを
   プログラマブルゲートアレイ（ＦＰＧＡ）の基本セルエ
   リアにおける配線接続の形成に関係する記憶素子にダウ
   ンロードして前記不揮発性メモリのデータでＦＰＧＡが
   プログラム化されるＦＰＧＡにおいて、 前記不揮発性メモリのアドレスをアクセスするアドレス
   信号を発生するカウンタと前記基本セルエリアに形成さ
   れたデバイスが前記不揮発性メモリから読出されたデー
   タを利用するために、このデータを受けて一時的に記憶
   するインタフェース領域と前記不揮発性メモリからデー
   タを読出す読出制御信号を発生する領域とを前記基本セ
   ルエリアに形成するためのデータが前記不揮発性メモリ
   の先頭アドレスから所定のアドレスまでの第１のアドレ
   ス空間に記憶され、 前記不揮発性メモリの前記所定のアドレスの後の第２の
   アドレス空間には前記インタフェース領域に転送するデ
   ータが記憶され、 前記パワーＯＮ時に前記不揮発性メモリの少なくとも前
   記第１のアドレス空間のデータを前記ＦＰＧＡの基本セ
   ルエリア領域にダウンロードして前記プログラム化を行
   い、前記ダウンロードの後に前記カウンタの値と前記読
   出制御信号とに基づいて前記不揮発性メモリの前記第２
   のアドレス空間からデータを読出して前記インタフェー
   ス領域に送出する制御回路を備えるプログラマブルゲー
   トアレイ。
2. 【請求項２】前記基本セルエリアにはＣＰＵが形成さ
   れ、前記不揮発性メモリの前記第２のアドレス空間には
   前記ＣＰＵが動作するためのシステムプログラムが記憶
   されている請求項１記載のプログラマブルゲートアレ
   イ。