WO2012008068A1 - マイクロコントローラ及びその制御方法 - Google Patents

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WO2012008068A1
WO2012008068A1 PCT/JP2011/000843 JP2011000843W WO2012008068A1 WO 2012008068 A1 WO2012008068 A1 WO 2012008068A1 JP 2011000843 W JP2011000843 W JP 2011000843W WO 2012008068 A1 WO2012008068 A1 WO 2012008068A1
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ram
program
cpu
address
microcontroller
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PCT/JP2011/000843
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English (en)
French (fr)
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裕幸 小田原
二郎 三宅
Original Assignee
パナソニック株式会社
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present invention relates to a microcontroller and a control method thereof, and more particularly to a microcontroller including a nonvolatile memory.
  • a conventional one-chip microcontroller uses a nonvolatile memory represented by an EEPROM (Electrically Erasable Programmable ROM) in which a program for controlling its operation is stored as a program memory.
  • EEPROM Electrically Erasable Programmable ROM
  • An advantage of using such a nonvolatile memory as a program memory is that a program stored in the EEPROM can be easily changed by an electric operation. That is, the user does not have to change the mask by rewriting only the program in the storage area that needs to be changed. As a result, it is possible to rapidly develop a one-chip microcontroller with a different program at a reduced cost without relying on an IC manufacturer.
  • Patent Document 1 is known as a conventional technique for solving such a problem.
  • the technique described in Patent Document 1 uses a RAM having a smaller capacity than a nonvolatile memory.
  • the technology stores a program necessary for the operation in a RAM with low power consumption and disables a nonvolatile memory with high power consumption. To do.
  • the technique described in Patent Document 1 executes a program on a small-capacity RAM. Thereby, the technique described in Patent Document 1 enables reduction of power consumption.
  • an object of the present invention is to provide a microcontroller capable of reducing power consumption and reducing the complexity of program development.
  • a microcontroller specifies a nonvolatile memory storing a program for controlling the operation of the microcontroller, a RAM, and an address of the nonvolatile memory.
  • a CPU that executes the program at the address stored in the nonvolatile memory, an area holding unit that holds information indicating a specified area that is a part of the memory area of the nonvolatile memory, and A valid holding unit for holding a valid bit indicating one of a valid state where the program stored in the RAM is valid and an invalid state where the program is invalid, and the address designated by the CPU is within the range of the designated region. If there is a RAM access operation, the address specified by the CPU is within the range of the specified area.
  • a RAM control unit that reads a program at the address specified by the CPU from the nonvolatile memory and outputs a read program to the CPU, and performs a nonvolatile memory access operation.
  • the RAM control unit When the valid bit indicates an invalid state as the RAM access operation, the program at the address specified by the CPU is read from the nonvolatile memory, the read program is stored in the RAM, and the valid When the bit is changed to a valid state and the valid bit indicates a valid state, the program stored in the RAM is output to the CPU.
  • the microcontroller according to one aspect of the present invention stores the program in the RAM.
  • the microcontroller according to one embodiment of the present invention outputs the program stored in the RAM to the CPU when reading the program from the CPU thereafter. Accordingly, the microcontroller according to one embodiment of the present invention can reduce the frequency with which the read operation to the nonvolatile memory occurs, and thus can reduce power consumption.
  • the microcontroller according to one embodiment of the present invention can automatically transfer a program stored in the nonvolatile memory to the RAM in response to a read request from the CPU. As a result, the CPU can perform processing without being aware of the presence of the RAM.
  • the microcontroller according to one embodiment of the present invention can reduce the complexity of program development.
  • the microcontroller further includes a mode holding unit that holds information indicating an operation mode of the microcontroller, and the RAM control unit stores information indicating a first operation mode that is predetermined by the mode holding unit.
  • the RAM control unit stores information indicating a first operation mode that is predetermined by the mode holding unit.
  • the microcontroller according to one aspect of the present invention can reduce power consumption in the specific first operation mode. Further, the microcontroller according to one embodiment of the present invention can simplify the control in the second operation mode by not using the RAM in the second operation mode. Thus, the microcontroller according to one embodiment of the present invention can speed up the operation in the second operation mode.
  • the first operation mode may be a low-speed mode that operates with a low-speed clock as compared with the second operation mode.
  • the microcontroller according to one aspect of the present invention can further reduce power consumption in an operation mode that requires a low power consumption and operates with a low-speed clock.
  • the nonvolatile memory stores, as the program, a first program used in the first operation mode and a second program used in the second operation mode, and the RAM has a capacity of It may be larger than the capacity of the first program, and the designated area may be an area in which the first program is stored.
  • the microcontroller according to one aspect of the present invention can further reduce the frequency with which the read operation to the nonvolatile memory occurs, and thus can further reduce power consumption.
  • the mode holding unit may hold a flag accessible from the CPU as information indicating the operation mode of the microcontroller.
  • the microcontroller according to an aspect of the present invention can simplify the configuration of the mode holding unit.
  • the area holding unit holds information indicating a start address of the specified area as information indicating the specified area, and the RAM control unit stores an area corresponding to the capacity of the RAM from the start address. May be determined.
  • the microcontroller according to one embodiment of the present invention can reduce the capacity (the number of registers) of the region holding unit, so that the cost of the microcontroller can be reduced.
  • the RAM control unit may include a mode switching unit for stopping the nonvolatile memory when performing the RAM access operation.
  • the microcontroller according to one aspect of the present invention can reduce standby power of the nonvolatile memory, and can further reduce power consumption.
  • the present invention can be realized not only as such a microcontroller, but also as a microcontroller control method using characteristic means included in the microcontroller as a step, and such characteristic steps can be implemented in a computer. It can also be realized as a program to be executed. Needless to say, such a program can be distributed via a recording medium such as a CD-ROM and a transmission medium such as the Internet.
  • the present invention can be realized as a semiconductor integrated circuit (LSI) that realizes some or all of the functions of such a microcontroller.
  • LSI semiconductor integrated circuit
  • the present invention can provide a microcontroller capable of reducing power consumption and reducing the complexity of program development.
  • FIG. 1 is a block diagram of a microcontroller according to Embodiment 1 of the present invention.
  • FIG. 2A is a diagram showing an example of data stored in the flash EEPROM according to the first embodiment of the present invention.
  • FIG. 2B is a diagram showing an example of data stored in the flash EEPROM according to Embodiment 1 of the present invention.
  • FIG. 3 is a diagram showing a configuration example of the RAM according to the first embodiment of the present invention.
  • FIG. 4 is a diagram showing an example of valid information according to Embodiment 1 of the present invention.
  • FIG. 5 is a flowchart of processing by the microcontroller according to the first embodiment of the present invention.
  • FIG. 5 is a flowchart of processing by the microcontroller according to the first embodiment of the present invention.
  • FIG. 6 is a diagram illustrating an example of the operation of the microcontroller according to the first embodiment of the present invention.
  • FIG. 7 is a block diagram of a microcontroller according to the second embodiment of the present invention.
  • FIG. 8 is a diagram showing an example of the designated area according to the second embodiment of the present invention.
  • FIG. 9 is a flowchart of processing by the microcontroller according to the second embodiment of the present invention.
  • FIG. 10 is a block diagram of a microcontroller according to the third embodiment of the present invention.
  • FIG. 11 is a flowchart of processing by the microcontroller according to the third embodiment of the present invention.
  • the microcontroller 100 When there is a read request from the CPU 103 for the program stored in the flash EEPROM 101, the microcontroller 100 according to the first embodiment of the present invention stores the program in the RAM 102. Further, the microcontroller 100 outputs the program stored in the RAM 102 to the CPU 103 when reading the program from the CPU 103 thereafter. Thereby, the microcontroller 100 can reduce the frequency with which the read operation of the flash EEPROM 101 occurs, thereby reducing power consumption. Furthermore, the microcontroller 100 can automatically transfer the program stored in the flash EEPROM 101 to the RAM 102 in response to a read request from the CPU 103. Thereby, the CPU 103 can perform processing without being aware of the existence of the RAM 102. Thus, the microcontroller 100 according to one embodiment of the present invention can reduce the complexity of program development.
  • FIG. 1 is a block diagram of a microcontroller 100 according to Embodiment 1 of the present invention.
  • Unit 1 includes a flash EEPROM 101, a RAM 102, a CPU 103, a mode holding unit 104, an area holding unit 105, a valid holding unit 106, a RAM control unit 107, and a data selection, which are nonvolatile memories.
  • Unit 108 The flash EEPROM 101, a RAM 102, a CPU 103, a mode holding unit 104, an area holding unit 105, a valid holding unit 106, a RAM control unit 107, and a data selection, which are nonvolatile memories.
  • Unit 108 includes a flash EEPROM 101, a RAM 102, a CPU 103, a mode holding unit 104, an area holding unit 105, a valid holding unit 106, a RAM control unit 107, and a data selection, which are nonvolatile memories.
  • the flash EEPROM 101 stores a program for controlling the operation of the microcontroller 100.
  • the RAM 102 is used for temporarily storing a program stored in the flash EEPROM 101.
  • the CPU 103 designates the address of the flash EEPROM 101 and executes the program at the address stored in the flash EEPROM 101.
  • the CPU 103 has a normal mode that operates with a high-speed clock, and a low-speed mode (low power consumption mode) that operates with a low-speed clock that is slower than the high-speed clock. Further, when the CPU 103 reads a program stored in the flash EEPROM 101, the CPU 103 outputs an address signal 125 for designating an address of the flash EEPROM 101 and an access request signal 124 for requesting reading of data at the address.
  • the mode holding unit 104 holds operation mode information 144 indicating the operation mode (normal mode or low speed mode) of the CPU 103.
  • the mode holding unit 104 is a register that holds, for example, a flag accessible from the CPU 103 as the operation mode information 144. Thereby, the configuration of the mode holding unit 104 can be simplified.
  • the area holding unit 105 holds designated area information 145 indicating a designated area 155 that is a part of the memory area of the flash EEPROM 101.
  • the area holding unit 105 is configured with a 1-bit or more register accessible from the CPU 103.
  • the designated area information 145 is information for designating the start address and the last address of the designated area 155, for example.
  • FIG. 2A and 2B are diagrams showing an example of a program stored in the flash EEPROM 101 and a designated area 155.
  • FIG. 2A and 2B are diagrams showing an example of a program stored in the flash EEPROM 101 and a designated area 155.
  • the flash EEPROM 101 stores a low-speed mode program 160 executed in the low-speed mode and a normal mode program 161 executed in the normal mode.
  • the flash EEPROM 101 may store other programs or data other than programs.
  • the designated area 155 includes only an address area in which the low-speed mode program 160 is stored. For example, as shown in FIG. 2A, the designated area 155 includes the entire address area where the low-speed mode program 160 is stored. As shown in FIG. 2B, the designated area 155 may include only a part of the address area in which the low-speed mode program 160 is stored.
  • the valid holding unit 106 holds valid bit information 146 indicating one of a valid state where the program stored in the RAM 102 is valid and an invalid state indicating that the program is invalid.
  • the valid holding unit 106 includes a register of 1 bit or more that can be accessed from the CPU 103.
  • FIG. 3 is a diagram illustrating a configuration example of the RAM 102.
  • the capacity of the RAM 102 is 1 Kbyte.
  • the RAM 102 includes 32 lines 165 each having 32 bytes.
  • FIG. 4 is a diagram illustrating an example of the valid bit information 146.
  • the valid bit information 146 includes a plurality of line addresses 170 and valid bits 171 associated with each line address 170.
  • the valid bit information 146 includes 32 line addresses 170 and valid bits 171.
  • Each line address 170 corresponds to one of the lines 165 included in the RAM 102. Each line address 170 is associated with an address in units of 32 bytes of the flash EEPROM 101 included in the designated area 155.
  • the valid bit 171 indicates whether the data stored in the line 165 of the line address 170 corresponding to the valid bit 171 is valid “1” or invalid “0”.
  • the valid holding unit 106 holds a plurality of valid bits 171, but the valid holding unit 106 may hold at least one or more valid bits 171.
  • the RAM control unit 107 includes operation mode information 144 held in the mode holding unit 104, valid bit information 146 held in the valid holding unit 106, and designated area information 145 held in the area holding unit 105.
  • the access to the RAM 102 is controlled in accordance with the access request signal 124 generated by the CPU 103.
  • the RAM control unit 107 also generates a selection control signal 126 for controlling the data selection unit 108, an access control signal 127 for controlling the RAM 102, and an access request signal 128 for requesting the flash EEPROM 101 to read out. .
  • the data selection unit 108 selects either the data output from the flash EEPROM 101 to the data bus 121 or the data output from the RAM 102 to the data bus 122 in response to the selection control signal 126 from the RAM control unit 107. . Then, the data selection unit 108 outputs the selected data to the CPU 103 via the data bus 123.
  • the RAM control unit 107 performs a RAM access operation when the low-speed mode is designated by the operation mode information 144 and the request address 166 that is the address designated by the address signal 125 is within the designated area 155. .
  • the RAM access operation is as follows: (1) When the valid bit 171 indicates an invalid state, the program stored in the request address 166 is read from the flash EEPROM 101, the read program is stored in the RAM 102, and the valid bit 171 is stored. (2) When the valid bit 171 indicates a valid state, the program stored in the RAM 102 is output to the CPU 103.
  • the RAM control unit 107 also includes a case where the normal mode is designated by the operation mode information 144, a case where the low speed mode is designated by the operation mode information 144, and the request address 166 is outside the range of the designated area 155. In addition, a nonvolatile memory access operation is performed.
  • nonvolatile memory access operation is an operation for reading the program stored in the request address 166 from the flash EEPROM 101 and outputting the read program to the CPU 103.
  • the control in the normal mode can be simplified by not using the RAM 102 in the normal mode. Thereby, the operation in the normal mode can be speeded up.
  • the CPU 103 sets the designated area 155 in the area holding unit 105 (S101).
  • the CPU 103 sets the operation mode in the mode holding unit 104 (S102).
  • the RAM control unit 107 confirms the access request signal 124 output from the CPU 103 (S103).
  • the RAM control unit 107 confirms the operation mode indicated by the operation mode information 144 (S104).
  • the RAM control unit 107 When the operation mode information 144 indicates the low-speed mode (Yes in S104), the RAM control unit 107 then indicates that the request address 166 indicated by the address signal 125 output from the CPU 103 is the specified area 155 indicated by the specified area information 145. It is determined whether it is within the range (S105).
  • the RAM control unit 107 selects a line corresponding to the request address 166 from among the plurality of valid bits 171 included in the valid bit information 146. The valid bit 171 of the address 170 is confirmed. Thereby, the RAM control unit 107 determines whether or not the request data, which is data stored in the request address 166 of the flash EEPROM 101, is stored in the RAM 102 (S106).
  • the valid bit 171 is set to an invalid state “0” in the initial state, and the data in the RAM 102 is in an invalid state.
  • the RAM control unit 107 When the valid bit 171 corresponding to the request address 166 is in the invalid state “0” (No in S106), the RAM control unit 107 reads the request data from the flash EEPROM 101, and the corresponding RAM 102 in which the read request data is divided into 32 lines. Write to the line 165 (S107).
  • FIG. 6 is a diagram showing a specific example of the operation in step S107. For example, it is assumed that the request address 166 shown in FIG.
  • the RAM control unit 107 sends an access request signal 128 specifying the transfer address range 167 including the request address 166 to the flash EEPROM 101.
  • the transfer address range 167 is an address range in which, for example, 32-byte data corresponding to one line address 170 and valid bit 171 is stored. Specifically, if the request address 166 is 32n + x (n is any of 0 to 31 and x is any of 0 to 31), the transfer address range 167 is an address range of 32n + 0 to 32n + 31.
  • the flash EEPROM 101 outputs the transfer data, which is 32-byte data stored in the transfer address range 167, to the data bus 121.
  • one transfer address range 167 corresponds to one of the line addresses 170 included in the valid bit information 146.
  • the line address 170 corresponds to one valid bit 171 and one line 165 included in the RAM 102. That is, one line address 170, valid bit 171, line 165, and RAM 102 address correspond to the request address 166, respectively.
  • the RAM control unit 107 sends to the RAM 102 an access control signal 127 that instructs writing of transfer data to the line 165A corresponding to the request address 166 among the plurality of lines 165 included in the RAM 102.
  • the RAM 102 stores the 32-byte transfer data of the data bus 121 on the line 165A.
  • the RAM control unit 107 may perform reading from the flash EEPROM 101 and writing to the RAM 102 for each 1-byte data included in the 32-byte transfer data, or read the 32-byte transfer data from the flash EEPROM 101. Then, the 32-byte transfer data may be written into the RAM 102.
  • the RAM control unit 107 can automatically determine the data write destination address (line 165) for the designated transfer address range 167 (request address 166).
  • the data in the address range of the flash EEPROM 101 address y + 32m + 0 to y + 32m + 31 (m is any of 0 to 31) is the address of the RAM 102 address 32m + 0 to 32m + 31 Written to the range.
  • m 0, data in the address range of addresses y + 0 to y + 31 of the flash EEPROM 101 is written into the address range of addresses 0 to 31 in the RAM 102.
  • the RAM control unit 107 sets the valid state “1” in the valid bit 171 corresponding to the request address 166 (S108).
  • the CPU 103 waits for memory access.
  • the RAM control unit 107 checks the valid bit 171 again in step S106 after the valid bit 171 is updated. In this case, the valid bit 171 corresponding to the request address 166 is the valid state “1” (Yes in S106).
  • the RAM control unit 107 reads the request data from the RAM 102 and outputs the read request data to the CPU 103. (S109). Specifically, the RAM control unit 107 sends an access control signal 127 for instructing reading of data at an address corresponding to the request address 166 to the RAM 102. As a result, the RAM 102 outputs request data at an address corresponding to the request address 166 to the data bus 122.
  • the RAM control unit 107 sends a selection control signal 126 that instructs to select the data bus 122 to the data selection unit 108.
  • the data selection unit 108 outputs the request data of the data bus 122 to the CPU 103 via the data bus 123.
  • the RAM control unit 107 directly reads from the flash EEPROM 101.
  • the request data is read, and the read request data is output to the CPU 103 (S110).
  • the RAM control unit 107 sends an access request signal 128 to the flash EEPROM 101.
  • the flash EEPROM 101 outputs the request data stored in the request address 166 to the data bus 121.
  • the RAM control unit 107 sends a selection control signal 126 that instructs to select the data bus 121 to the data selection unit 108.
  • the data selection unit 108 outputs the request data of the data bus 121 output from the flash EEPROM 101 to the CPU 103 via the data bus 123.
  • step S109 or step S110 when the program is not finished (No in S111), the processes after step S103 are performed again. Further, the processing from step S103 to step S110 is repeatedly performed until the program ends (Yes in S111).
  • the microcontroller 100 can reduce the number of read operations of the flash EEPROM 101, so that the power consumed by the read operation of the flash EEPROM 101 can be suppressed. Therefore, low power consumption can be realized for the entire microcontroller 100.
  • the microcontroller 100 can use the same software as when the RAM 102 is not used, the complexity of software development can be suppressed.
  • the microcontroller 100 can reduce the power consumption and the complexity of the program development.
  • Step S107 and S108 are performed and the process proceeds to Step S106 again.
  • the request data read from the flash EEPROM 101 in Step S107 is the CPU 103. May be transferred to step S111.
  • processing procedure shown in FIG. 4 is an example, and the order of each step may be changed or a part of them may be performed at the same time as long as a similar result can be obtained.
  • the order of steps S104, S105, and S106 may be other than the order shown in FIG. 4, or some of them may be performed simultaneously.
  • the capacity of the RAM 102 is 1 Kbyte, but the capacity of the RAM 102 is not limited to this.
  • the capacity of the RAM 102 is preferably larger than the capacity of the low-speed mode program 160 stored in the flash EEPROM 101.
  • the microcontroller 100 can further reduce the frequency with which the read operation of the flash EEPROM 101 occurs, thereby further reducing power consumption.
  • nonvolatile memories may be used as long as they are rewritable nonvolatile memories such as FeRAM.
  • the RAM 102 is used in the low speed mode, but the RAM 102 may be used in another specific operation mode.
  • the RAM 102 may be used in the normal mode. Even in this case, the same effect can be realized.
  • the area holding unit 105 is configured by a register.
  • the area holding unit 105 may hold specified area information 145 indicating a predetermined fixed area 155.
  • the register can be deleted, and the cost of the microcontroller 100 can be reduced.
  • the area holding unit 105 may hold designated area information 145 indicating a plurality of designated areas 155.
  • FIG. 7 is a block diagram of the microcontroller 200 according to Embodiment 2 of the present invention. Elements similar to those in FIG. 1 are denoted by the same reference numerals. In the following, differences will be mainly described, and redundant description will be omitted.
  • the flash EEPROM 101 is allocated from address 0x40000000 to address 0x400FFFFF in the memory space. Further, the CPU 103 designates the address of the flash EEPROM 101 by a 32-bit address signal 125.
  • the area holding unit 205 holds base address information 245 indicating the base address 255 of the flash EEPROM 101. As shown in FIG. 8, the base address 255 is the head address of the designated area 155. The base address 255 is an address that designates the upper 22 bits of the 32-bit address of the flash EEPROM 101. For example, the area holding unit 205 includes a register accessible from the CPU 103.
  • the RAM control unit 107 determines a 1 Kbyte space corresponding to the capacity of the RAM 102 as the designated area 155 for storing data in the RAM 102 from the base address 255 indicated by the base address information 245.
  • the CPU 103 sets the base address information 245 in the area holding unit 205 (S201).
  • the area of the low-speed mode program 160 is preliminarily accommodated in 1 Kbyte which is the capacity of the RAM 102, and the low-speed mode program 160 is arranged so that the lower 10 bits of the address start from 0x0000.
  • step S102 is the same as that in the first embodiment, and a description thereof will be omitted.
  • the microcontroller 200 according to the second embodiment of the present invention further restricts the arrangement area of the programs stored in the RAM 102 in advance in addition to the effects of the microcontroller 100 according to the first embodiment described above.
  • the number of registers in the area holding unit 205 can be reduced. Thereby, the cost of the microcontroller 200 can be reduced.
  • the area holding unit 205 is constituted by a register, but may hold base address information 245 indicating a predetermined fixed base address 255.
  • the register can be deleted, and the cost of the microcontroller 200 can be further reduced.
  • the area holding unit 205 may hold base address information 245 indicating a plurality of base addresses 255. Thereby, a degree of freedom can be given to the program area.
  • the base address 255 is an address that designates the upper bits of the address of the flash EEPROM 101, but may be an address that designates the address of the flash EEPROM 101 itself. Even in this case, the number of registers can be reduced as compared with the case where the first address and the last address are held as in the first embodiment.
  • FIG. 10 is a block diagram of the microcontroller 300 according to the third embodiment of the present invention. Elements similar to those in FIG. 1 are denoted by the same reference numerals. In the following, differences will be mainly described, and redundant description will be omitted.
  • the RAM control unit 307 further includes a mode switching unit 317 in addition to the function of the RAM control unit 107.
  • the flash EEPROM 101 has a high-speed read mode in which the operation speed is high, a low-speed read mode in which the operation speed is lower than that in the high-speed read mode and low power consumption, and a stop state in which the power consumption is lower than that in the low-speed read mode And a stop mode.
  • the mode switching unit 317 generates a mode switching signal 320 that switches the operation mode (high-speed read mode, low-speed read mode, and stop mode) of the flash EEPROM 101. Specifically, the mode switching unit 317 sets the operation mode of the flash EEPROM 101 to the high-speed read mode when the operation mode of the CPU 103 is the normal mode. Further, when the operation mode of the CPU 103 is the low speed mode, the mode switching unit 317 sets the operation mode of the flash EEPROM 101 to the low speed read mode. Further, the mode switching unit 317 sets the operation mode of the flash EEPROM 101 to the stop mode when the operation mode of the CPU 103 is the low speed mode and data is read from the RAM 102, that is, when the RAM access operation is performed.
  • steps S301 to S304 are added to the processing shown in FIG.
  • Other processes are the same as those in the first embodiment, and a description thereof will be omitted.
  • the operation mode information 144 indicates the low-speed mode (Yes in S104), the request address 166 is within the specified area 155 (Yes in S105), and the valid bit 171 corresponding to the request address 166 is invalid.
  • the mode switching unit 317 sets the operation mode of the flash EEPROM 101 to the low-speed read mode (S301). Thereafter, the RAM control unit 107 reads the request data from the flash EEPROM 101, and writes the read request data to the RAM 102 (S107).
  • the operation mode information 144 indicates the low speed mode (Yes in S104), the request address 166 is within the range of the designated area 155 (Yes in S105), and the valid bit 171 corresponding to the request address 166 is set.
  • the mode switching unit 317 sets the operation mode of the flash EEPROM 101 to the stop mode (S302).
  • the RAM control unit 107 reads the request data from the RAM 102 and outputs the read request data to the CPU 103 (S109).
  • the mode switching unit 317 displays the operation mode of the flash EEPROM 101. Is set to the low-speed read mode (S303). Thereafter, the RAM control unit 107 directly reads the request data from the flash EEPROM 101, and outputs the read request data to the CPU 103 (S110).
  • the mode switching unit 317 sets the operation mode of the flash EEPROM 101 to the high speed read mode (S304). Thereafter, the RAM control unit 107 directly reads the request data from the flash EEPROM 101, and outputs the read request data to the CPU 103 (S110).
  • the microcontroller 300 when reading the low-speed mode program 160 from the RAM 102, the microcontroller 300 sets the flash EEPROM 101 to the stop mode and disables the flash EEPROM 101. Thereby, the microcontroller 300 can reduce standby power as well as power consumption by reducing the number of times of reading from the flash EEPROM 101.
  • the microcontroller 300 according to the third embodiment of the present invention can further reduce power consumption in addition to the effects of the microcontroller 100 according to the first embodiment.
  • the microcontrollers 100, 200, and 300 according to the first to third embodiments are typically realized by a one-chip semiconductor integrated circuit (LSI).
  • the processing units included in the microcontrollers 100, 200, and 300 may be individually made into one chip, or may be made into one chip so as to include some or all of them.
  • circuits are not limited to LSI, and may be realized by a dedicated circuit or a general-purpose processor.
  • An FPGA Field Programmable Gate Array
  • reconfigurable processor that can reconfigure the connection and setting of circuit cells inside the LSI may be used.
  • microcontrollers 100, 200, and 300 may be realized by a processor such as a CPU executing a program.
  • the present invention may be the above program or a recording medium on which the above program is recorded.
  • the program can be distributed via a transmission medium such as the Internet.
  • microcontrollers 100, 200, and 300 and their modifications according to the first to third embodiments may be combined.
  • the present invention can be applied to a microcontroller, and is particularly effective for a microcontroller equipped with a nonvolatile memory such as an EEPROM.

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Abstract

　本発明に係るマイクロコントローラ（１００）は、ＣＰＵ（１０３）により指定されるアドレスが指定領域（１５５）の範囲内である場合、ＲＡＭアクセス動作を行い、当該アドレスが指定領域（１５５）に含まれない場合、フラッシュＥＥＰＲＯＭ（１０１）からプログラムを読み出すＲＡＭ制御部（１０７）を備える。ＲＡＭ制御部（１０７）は、ＲＡＭアクセス動作として、バリッドビット（１７１）が無効状態を示す場合、フラッシュＥＥＰＲＯＭ（１０１）からプログラムを読み出し、読み出したプログラムをＲＡＭ（１０２）に格納するとともに、バリッドビット（１７１）を有効状態に変更し、バリッドビット（１７１）が有効状態を示す場合、ＲＡＭ（１０２）に格納されているプログラムをＣＰＵ（１０３）へ出力する。

Description

マイクロコントローラ及びその制御方法
　本発明は、マイクロコントローラ及びその制御方法に関し、特に、不揮発性メモリを備えるマイクロコントローラに関する。
　従来の１チップマイクロコントローラは、それ自体を動作制御するためのプログラムが記憶されたＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　ＲＯＭ）で代表される不揮発性メモリをプログラムメモリとして使用する形となっている。このような不揮発性メモリをプログラムメモリとして使用することの利点は、電気的な操作によってＥＥＰＲＯＭに記憶されたプログラムの変更が容易であることである。つまり、変更を必要とする記憶領域のプログラムのみを、ユーザ自身が書き換えることで、わざわざマスクを変更しなくてもよい。これにより、ＩＣ製造業者を頼ることなくコストを抑えてプログラムの異なる１チップマイクロコントローラを迅速に開発することができる。
　しかしながら、不揮発性メモリとしてＥＥＰＲＯＭを用いる場合には、上述した利点を有する反面、ＥＥＰＲＯＭからプログラムコードを読み出して、１チップマイクロコントローラを動作させる場合に、ＥＥＰＲＯＭの消費電力が大きいという問題がある。
　このような問題を解決するための従来の技術として特許文献１記載の技術が知られている。特許文献１記載の技術は、不揮発性メモリよりも小容量のＲＡＭを用いる。また、当該技術は、特定動作時に使われる小容量なプログラムを実行する場合に、動作に必要なプログラムを低消費電力であるＲＡＭに格納するとともに、消費電力の大きい不揮発性メモリをディセーブル状態にする。そして、特許文献１記載の技術は、小容量のＲＡＭ上でプログラムを実行する。これにより、特許文献１記載の技術は、消費電力の低減を可能にしている。
特開２０００－１０５７０１号公報
　しかしながら、特許文献１記載の技術では、ＲＡＭ上でプログラムを実行する場合、まずＲＡＭ上で実行するプログラムをＲＡＭに転送しておく必要がある。そのためには、プログラムを転送するためのハードウエア、又はソフトウエアが別途必要になる。また、ＲＡＭは予め決められて番地に配置されているため、ＲＡＭ上でプログラムを実行する場合、分岐命令を実行するなど、ＲＡＭの配置アドレスにマイクロコントローラの実行ＰＣを遷移させる必要がある。その結果、プログラム開発が複雑化してしまう。そのため、ＲＡＭ上でプログラムを実行することで電力を低減する利点を著しく損ねてしまっている。
　そこで本発明は、消費電力の低減を可能にするとともに、プログラム開発の複雑化を低減できるマイクロコントローラを提供することを目的とする。
　上記目的を達成するために、本発明の一形態に係るマイクロコントローラは、前記マイクロコントローラの動作を制御するためのプログラムが格納された不揮発性メモリと、ＲＡＭと、前記不揮発性メモリのアドレスを指定し、前記不揮発性メモリに格納されている、当該アドレスのプログラムを実行するＣＰＵと、前記不揮発性メモリのメモリ領域のうちの一部である指定領域を示す情報を保持する領域保持部と、前記ＲＡＭに格納されているプログラムが有効である有効状態、及び無効である無効状態の一方を示すバリッドビットを保持するバリッド保持部と、前記ＣＰＵにより指定される前記アドレスが前記指定領域の範囲内である場合、ＲＡＭアクセス動作を行い、前記ＣＰＵにより指定される前記アドレスが前記指定領域の範囲外である場合、前記不揮発性メモリから、前記ＣＰＵにより指定される前記アドレスのプログラムを読み出し、読み出したプログラムを前記ＣＰＵへ出力する不揮発性メモリアクセス動作を行なうＲＡＭ制御部とを備え、前記ＲＡＭ制御部は、前記ＲＡＭアクセス動作として、前記バリッドビットが無効状態を示す場合、前記不揮発性メモリから、前記ＣＰＵにより指定される前記アドレスのプログラムを読み出し、読み出したプログラムを前記ＲＡＭに格納するとともに、前記バリッドビットを有効状態に変更し、前記バリッドビットが有効状態を示す場合、前記ＲＡＭに格納されている前記プログラムを前記ＣＰＵへ出力する。
　この構成によれば、本発明の一形態に係るマイクロコントローラは、不揮発性メモリに格納されているプログラムに対するＣＰＵからの読み出し要求があった場合、当該プログラムをＲＡＭに格納する。また、本発明の一形態に係るマイクロコントローラは、以降のＣＰＵから当該プログラムへの読み出しの際には、ＲＡＭに格納された当該プログラムをＣＰＵへ出力する。これにより、本発明の一形態に係るマイクロコントローラは、不揮発性メモリに対する読み出し動作が発生する頻度を低減できるので、消費電力を低減できる。さらに、本発明の一形態に係るマイクロコントローラは、ＣＰＵからの読み出し要求に応じて、自動的に不揮発性メモリに格納されているプログラムをＲＡＭに転送できる。これにより、ＣＰＵは、ＲＡＭの存在を意識せずに処理を行うことができる。よって、本発明の一形態に係るマイクロコントローラは、プログラム開発の複雑化を低減できる。
　また、前記マイクロコントローラは、さらに、前記マイクロコントローラの動作モードを示す情報を保持するモード保持部を備え、前記ＲＡＭ制御部は、前記モード保持部が予め定められた第１動作モードを示す情報を保持し、かつ、前記ＣＰＵにより指定される前記アドレスが前記指定領域の範囲内である場合、前記ＲＡＭアクセス動作を行い、前記モード保持部が前記第１動作モードと異なる第２動作モードを示す情報を保持する場合、前記不揮発性メモリアクセス動作を行ってもよい。
　この構成によれば、本発明の一形態に係るマイクロコントローラは、特定の第１動作モード時の消費電力を削減できる。また、本発明の一形態に係るマイクロコントローラは、第２動作モード時にはＲＡＭを使用しないことにより、第２動作モード時の制御を簡素化できる。これにより、本発明の一形態に係るマイクロコントローラは、第２動作モード時の動作を速くできる。
　また、前記第１動作モードは、前記第２動作モードに比べ、低速のクロックで動作する低速モードであってもよい。
　この構成によれば、本発明の一形態に係るマイクロコントローラは、低速クロックで動作する、低消費電力が要求される動作モードにおいて、さらに、消費電力を削減できる。
　また、前記不揮発性メモリは、前記プログラムとして、前記第１動作モード時に使用される第１プログラムと、前記第２動作モード時に使用される第２プログラムとを格納し、前記ＲＡＭの容量は、前記第１プログラムの容量より大きく、前記指定領域は、前記第１プログラムが格納されている領域であってもよい。
　この構成によれば、本発明の一形態に係るマイクロコントローラでは、一旦、第１プログラムがＲＡＭに転送された後には、ＲＡＭに格納されたプログラムの再度の書き換えが発生しない。これにより、本発明の一形態に係るマイクロコントローラは、不揮発性メモリに対する読み出し動作が発生する頻度をさらに低減できるので、消費電力をさらに低減できる。
　また、前記モード保持部は、前記マイクロコントローラの動作モードを示す情報として、前記ＣＰＵからアクセス可能なフラグを保持してもよい。
　この構成によれば、本発明の一形態に係るマイクロコントローラは、モード保持部の構成を簡略化できる。
　また、前記領域保持部は、前記指定領域を示す情報として、前記指定領域の先頭アドレスを示す情報を保持し、前記ＲＡＭ制御部は、前記先頭アドレスから前記ＲＡＭの容量分の領域を前記指定領域と判定してもよい。
　この構成によれば、本発明の一形態に係るマイクロコントローラは、領域保持部の容量（レジスタ数）を削減できるので、当該マイクロコントローラのコストを削減できる。
　また、前記ＲＡＭ制御部は、前記ＲＡＭアクセス動作を行なう場合、前記不揮発性メモリを停止状態にするモード切替部を備えてもよい。
　この構成によれば、本発明の一形態に係るマイクロコントローラは、不揮発性メモリの待機電力を削減できるので、さらに、消費電力を削減できる。
　なお、本発明は、このようなマイクロコントローラとして実現できるだけでなく、マイクロコントローラに含まれる特徴的な手段をステップとするマイクロコントローラの制御方法として実現したり、そのような特徴的なステップをコンピュータに実行させるプログラムとして実現したりすることもできる。そして、そのようなプログラムは、ＣＤ－ＲＯＭ等の記録媒体及びインターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
　さらに、本発明は、このようなマイクロコントローラの機能の一部又は全てを実現する半導体集積回路（ＬＳＩ）として実現できる。
　以上より、本発明は、消費電力の低減を可能にするとともに、プログラム開発の複雑化を低減できるマイクロコントローラを提供できる。
図１は、本発明の実施の形態１に係るマイクロコントローラのブロック図である。 図２Ａは、本発明の実施の形態１に係るフラッシュＥＥＰＲＯＭに格納されているデータ例を示す図である。 図２Ｂは、本発明の実施の形態１に係るフラッシュＥＥＰＲＯＭに格納されているデータ例を示す図である。 図３は、本発明の実施の形態１に係るＲＡＭの構成例を示す図である。 図４は、本発明の実施の形態１に係るバリッド情報の一例を示す図である。 図５は、本発明の実施の形態１に係るマイクロコントローラによる処理のフローチャートである。 図６は、本発明の実施の形態１に係るマイクロコントローラの動作の一例を示す図である。 図７は、本発明の実施の形態２に係るマイクロコントローラのブロック図である。 図８は、本発明の実施の形態２に係る指定領域の一例を示す図である。 図９は、本発明の実施の形態２に係るマイクロコントローラによる処理のフローチャートである。 図１０は、本発明の実施の形態３に係るマイクロコントローラのブロック図である。 図１１は、本発明の実施の形態３に係るマイクロコントローラによる処理のフローチャートである。
　以下、本発明を実施するための形態について、図面を参照しながら説明する。なお、実施の形態において同じ符号を付した構成要素は同様の動作を行うので、再度の説明を省略する場合がある。
　（実施の形態１）
　本発明の実施の形態１に係るマイクロコントローラ１００は、フラッシュＥＥＰＲＯＭ１０１に格納されているプログラムに対してＣＰＵ１０３から読み出し要求があった場合には、当該プログラムをＲＡＭ１０２に格納する。また、マイクロコントローラ１００は、以降のＣＰＵ１０３から当該プログラムへの読み出しの際には、ＲＡＭ１０２に格納された当該プログラムをＣＰＵ１０３へ出力する。これにより、マイクロコントローラ１００は、フラッシュＥＥＰＲＯＭ１０１の読み出し動作が発生する頻度を低減できるので、消費電力を低減できる。さらに、マイクロコントローラ１００は、ＣＰＵ１０３からの読み出し要求に応じて、自動的にフラッシュＥＥＰＲＯＭ１０１に格納されているプログラムをＲＡＭ１０２に転送できる。これにより、ＣＰＵ１０３は、ＲＡＭ１０２の存在を意識せずに処理を行うことができる。よって、本発明の一形態に係るマイクロコントローラ１００は、プログラム開発の複雑化を低減できる。
　まず、本発明の実施の形態１に係るマイクロコントローラ１００の構成を説明する。
　図１は、本発明の実施の形態１に係るマイクロコントローラ１００のブロック図である。
　図１に示すマイクロコントローラ１００は、不揮発性メモリであるフラッシュＥＥＰＲＯＭ１０１と、ＲＡＭ１０２と、ＣＰＵ１０３と、モード保持部１０４と、領域保持部１０５と、バリッド保持部１０６と、ＲＡＭ制御部１０７と、データ選択部１０８とを備える。
　フラッシュＥＥＰＲＯＭ１０１には、マイクロコントローラ１００の動作を制御するためのプログラムが格納されている。
　ＲＡＭ１０２は、フラッシュＥＥＰＲＯＭ１０１に格納されているプログラムを一時的に格納するために用いられる。
　ＣＰＵ１０３は、フラッシュＥＥＰＲＯＭ１０１のアドレスを指定し、フラッシュＥＥＰＲＯＭ１０１に格納されている、当該アドレスのプログラムを実行する。このＣＰＵ１０３は、高速クロックで動作する通常モードと、当該高速クロックより低速の低速クロックで動作する低速モード（低消費電力モード）とを有する。また、ＣＰＵ１０３は、フラッシュＥＥＰＲＯＭ１０１に格納されているプログラムを読み出す際に、フラッシュＥＥＰＲＯＭ１０１のアドレスを指定するアドレス信号１２５と、当該アドレスのデータの読み出しを要求するアクセス要求信号１２４とを出力する。
　モード保持部１０４は、ＣＰＵ１０３の動作モード（通常モード又は低速モード）を示す動作モード情報１４４を保持する。また、モード保持部１０４は、動作モード情報１４４として、例えば、ＣＰＵ１０３からアクセス可能なフラグを保持するレジスタである。これにより、モード保持部１０４の構成を簡略化できる。
　領域保持部１０５は、フラッシュＥＥＰＲＯＭ１０１のメモリ領域のうちの一部である指定領域１５５を示す指定領域情報１４５を保持する。例えば、領域保持部１０５は、ＣＰＵ１０３からアクセス可能な１ビット以上のレジスタで構成される。また、指定領域情報１４５は、例えば、指定領域１５５の先頭アドレスと最終アドレスとを指定する情報である。
　図２Ａ及び図２Ｂは、フラッシュＥＥＰＲＯＭ１０１に格納されているプログラム及び指定領域１５５の一例を示す図である。
　図２Ａ及び図２Ｂに示すように、フラッシュＥＥＰＲＯＭ１０１には、低速モード時に実行される低速モードプログラム１６０と、通常モード時に実行される通常モードプログラム１６１とが格納される。なお、フラッシュＥＥＰＲＯＭ１０１には、その他のプログラム、又は、プログラム以外のデータが格納されていてもよい。
　また、指定領域１５５は、低速モードプログラム１６０が格納されているアドレス領域のみを含む。例えば、図２Ａに示すように、指定領域１５５は、低速モードプログラム１６０が格納されているアドレス領域の全てを含む。また、図２Ｂに示すように、指定領域１５５は、低速モードプログラム１６０が格納されているアドレス領域の一部のみを含んでもよい。
　バリッド保持部１０６は、ＲＡＭ１０２に格納されているプログラムが有効である有効状態、及び無効であることを示す無効状態の一方を示すバリッドビット情報１４６を保持する。例えば、バリッド保持部１０６は、ＣＰＵ１０３からアクセス可能な１ビット以上のレジスタで構成される。
　図３は、ＲＡＭ１０２の構成例を示す図である。例えば、ＲＡＭ１０２の容量は１Ｋバイトである。また、ＲＡＭ１０２は、それぞれが３２バイトの３２個のライン１６５を含む。
　図４は、バリッドビット情報１４６の一例を示す図である。
　バリッドビット情報１４６は、複数のラインアドレス１７０と、各ラインアドレス１７０に対応付けられたバリッドビット１７１とを含む。例えば、バリッドビット情報１４６は、３２個のラインアドレス１７０及びバリッドビット１７１を含む。
　また、各ラインアドレス１７０は、ＲＡＭ１０２に含まれるライン１６５のいずれかに対応する。また、各ラインアドレス１７０は、指定領域１５５に含まれるフラッシュＥＥＰＲＯＭ１０１の３２バイト単位のアドレスに対応付けられている。また、バリッドビット１７１は、当該バリッドビット１７１に対応するラインアドレス１７０のライン１６５に格納されているデータが有効「１」か無効「０」かを示す。
　なお、ここでは、バリッド保持部１０６は、複数のバリッドビット１７１を保持するが、バリッド保持部１０６は、少なくとも１以上のバリッドビット１７１を保持すればよい。
　ＲＡＭ制御部１０７は、モード保持部１０４に保持されている動作モード情報１４４と、バリッド保持部１０６に保持されているバリッドビット情報１４６と、領域保持部１０５に保持されている指定領域情報１４５と、ＣＰＵ１０３により生成されるアクセス要求信号１２４とに応じて、ＲＡＭ１０２へのアクセスを制御する。また、ＲＡＭ制御部１０７は、データ選択部１０８を制御するための選択制御信号１２６と、ＲＡＭ１０２を制御するためのアクセス制御信号１２７と、フラッシュＥＥＰＲＯＭ１０１へ読み出しを要求するアクセス要求信号１２８とを生成する。
　データ選択部１０８は、ＲＡＭ制御部１０７からの選択制御信号１２６に応じて、フラッシュＥＥＰＲＯＭ１０１からデータバス１２１へ出力されたデータと、ＲＡＭ１０２からデータバス１２２へ出力されたデータとのいずれかを選択する。そして、データ選択部１０８は、選択したデータを、データバス１２３を介してＣＰＵ１０３へ出力する。
　また、ＲＡＭ制御部１０７は、動作モード情報１４４により低速モードが指定され、かつ、アドレス信号１２５で指定されるアドレスである要求アドレス１６６が指定領域１５５の範囲内である場合、ＲＡＭアクセス動作を行う。
　また、ＲＡＭアクセス動作とは、（１）バリッドビット１７１が無効状態を示す場合、フラッシュＥＥＰＲＯＭ１０１から、要求アドレス１６６に格納されているプログラムを読み出し、読み出したプログラムをＲＡＭ１０２に格納するとともに、バリッドビット１７１を有効状態に変更し、（２）バリッドビット１７１が有効状態を示す場合、ＲＡＭ１０２に格納されているプログラムをＣＰＵ１０３へ出力する動作である。
　また、ＲＡＭ制御部１０７は、動作モード情報１４４により通常モードが指定されている場合と、動作モード情報１４４により低速モードが指定され、かつ、要求アドレス１６６が指定領域１５５の範囲外である場合とに、不揮発性メモリアクセス動作を行う。
　また、不揮発性メモリアクセス動作とは、フラッシュＥＥＰＲＯＭ１０１から、要求アドレス１６６に格納されているプログラムを読み出し、読み出したプログラムをＣＰＵ１０３へ出力する動作である。
　ここで、要求アドレス１６６が指定領域１５５の範囲内であるか否かの判定処理には時間がかかる。よって、通常モードでＲＡＭ１０２を使用しないことにより、通常モードでの制御を簡素化できる。これにより、通常モードの動作を速くできる。
　以下、このような構成のマイクロコントローラ１００における動作を、図５に示すフローチャートを参照して説明する。
　まず、ＣＰＵ１０３は、指定領域１５５を領域保持部１０５に設定する（Ｓ１０１）。
　また、ＣＰＵ１０３は、動作モードをモード保持部１０４に設定する（Ｓ１０２）。
　次に、ＲＡＭ制御部１０７は、ＣＰＵ１０３から出力されるアクセス要求信号１２４を確認する（Ｓ１０３）。
　アクセス要求信号１２４が出力されると（Ｓ１０３でＹｅｓ）、ＲＡＭ制御部１０７は、動作モード情報１４４が示す動作モードを確認する（Ｓ１０４）。
　動作モード情報１４４が低速モードを示す場合（Ｓ１０４でＹｅｓ）、次に、ＲＡＭ制御部１０７は、ＣＰＵ１０３から出力されたアドレス信号１２５が示す要求アドレス１６６が、指定領域情報１４５が示す指定領域１５５の範囲内であるか否かを判定する（Ｓ１０５）。
　要求アドレス１６６が指定領域１５５の範囲内である場合（Ｓ１０５でＹｅｓ）、次に、ＲＡＭ制御部１０７は、バリッドビット情報１４６に含まれる複数のバリッドビット１７１のうち、要求アドレス１６６に対応するラインアドレス１７０のバリッドビット１７１を確認する。これにより、ＲＡＭ制御部１０７は、フラッシュＥＥＰＲＯＭ１０１の要求アドレス１６６に格納されているデータである要求データがＲＡＭ１０２に格納されているか否かを判定する（Ｓ１０６）。
　なお、バリッドビット１７１は初期状態で無効状態「０」が設定されており、ＲＡＭ１０２のデータが無効状態となっている。
　要求アドレス１６６に対応するバリッドビット１７１が無効状態「０」の場合（Ｓ１０６でＮｏ）、ＲＡＭ制御部１０７は、要求データをフラッシュＥＥＰＲＯＭ１０１から読み出し、読み出した要求データを３２ラインに区切ったＲＡＭ１０２の該当ライン１６５に書き込む（Ｓ１０７）。
　図６は、このステップＳ１０７の動作の具体例を示す図である。例えば、図６に示す要求アドレス１６６がアドレス信号１２５で指定されるとする。
　この場合、ＲＡＭ制御部１０７は、要求アドレス１６６を含む転送アドレス範囲１６７を指定したアクセス要求信号１２８をフラッシュＥＥＰＲＯＭ１０１へ送る。ここで、転送アドレス範囲１６７とは、一つのラインアドレス１７０及びバリッドビット１７１に対応する、例えば３２バイトのデータが格納されるアドレス範囲である。具体的には、要求アドレス１６６を３２ｎ＋ｘ（ｎは０～３１のいずれか。ｘは０～３１のいずれか）とすると、転送アドレス範囲１６７は、３２ｎ＋０～３２ｎ＋３１のアドレス範囲である。
　これにより、フラッシュＥＥＰＲＯＭ１０１は、転送アドレス範囲１６７に格納されている３２バイトのデータである転送データをデータバス１２１へ出力する。
　ここで、一つの転送アドレス範囲１６７は、バリッドビット情報１４６に含まれるラインアドレス１７０のいずれかに対応している。また、ラインアドレス１７０は、一つのバリッドビット１７１、及びＲＡＭ１０２に含まれる一つのライン１６５と対応している。つまり、要求アドレス１６６に対して、それぞれ一つのラインアドレス１７０、バリッドビット１７１、ライン１６５及びＲＡＭ１０２のアドレスが対応する。
　次に、ＲＡＭ制御部１０７は、ＲＡＭ１０２に含まれる複数のライン１６５のうち、要求アドレス１６６に対応するライン１６５Ａへの転送データの書き込みを指示するアクセス制御信号１２７をＲＡＭ１０２へ送る。これにより、ＲＡＭ１０２は、データバス１２１の３２バイトの転送データをライン１６５Ａへ格納する。
　なお、ＲＡＭ制御部１０７は、３２バイトの転送データに含まれる１バイトのデータごとに、フラッシュＥＥＰＲＯＭ１０１からの読み出し及びＲＡＭ１０２への書き込みを行なってもよいし、３２バイトの転送データをフラッシュＥＥＰＲＯＭ１０１から読み出した後、当該３２バイトの転送データをＲＡＭ１０２へ書き込んでもよい。
　また、例えば、フラッシュＥＥＰＲＯＭ１０１の各転送アドレス範囲１６７のデータを、ＲＡＭ１０２のどのライン１６５に格納するかは予め定められている。言い換えると、フラッシュＥＥＰＲＯＭ１０１の指定領域１５５に含まれる各アドレスのデータを、ＲＡＭ１０２のどのアドレスに格納するかは予め定められている。よって、ＲＡＭ制御部１０７は、指定された転送アドレス範囲１６７（要求アドレス１６６）に対して、データ書き込み先のアドレス（ライン１６５）を自動的に決定できる。
　具体的には、例えば、指定領域１５５の先頭アドレスをｙとすると、フラッシュＥＥＰＲＯＭ１０１のアドレスｙ＋３２ｍ＋０～ｙ＋３２ｍ＋３１（ｍは０～３１のいずれか）のアドレス範囲のデータは、ＲＡＭ１０２のアドレス３２ｍ＋０～３２ｍ＋３１のアドレス範囲に書き込まれる。例えば、ｍ＝０の場合、フラッシュＥＥＰＲＯＭ１０１のアドレスｙ＋０～ｙ＋３１のアドレス範囲のデータは、ＲＡＭ１０２のアドレス０～３１のアドレス範囲に書き込まれる。
　次に、ＲＡＭ制御部１０７は、要求アドレス１６６に対応するバリッドビット１７１に有効状態「１」に設定する（Ｓ１０８）。
　この間、ＣＰＵ１０３はメモリアクセス待ち状態となる。また、ＲＡＭ制御部１０７は、バリッドビット１７１の更新後、再度ステップＳ１０６でバリッドビット１７１を確認する。この場合、要求アドレス１６６に対応するバリッドビット１７１は有効状態「１」なので（Ｓ１０６でＹｅｓ）、次に、ＲＡＭ制御部１０７は、ＲＡＭ１０２から、要求データを読み出し、読み出した要求データをＣＰＵ１０３へ出力する（Ｓ１０９）。具体的には、ＲＡＭ制御部１０７は、要求アドレス１６６に対応するアドレスのデータの読み出しを指示するアクセス制御信号１２７をＲＡＭ１０２へ送る。これにより、ＲＡＭ１０２は、要求アドレス１６６に対応するアドレスの要求データをデータバス１２２に出力する。また、ＲＡＭ制御部１０７は、データバス１２２を選択するように指示する選択制御信号１２６をデータ選択部１０８に送る。これにより、データ選択部１０８は、データバス１２２の要求データを、データバス１２３を介してＣＰＵ１０３へ出力する。
　一方、動作モード情報１４４が低速モード以外を示す場合（Ｓ１０４でＮｏ）、又は、要求アドレス１６６が指定領域１５５の範囲外である場合（Ｓ１０５でＮｏ）、ＲＡＭ制御部１０７は、直接フラッシュＥＥＰＲＯＭ１０１から要求データを読み出し、読み出した要求データをＣＰＵ１０３へ出力する（Ｓ１１０）。具体的には、ＲＡＭ制御部１０７は、フラッシュＥＥＰＲＯＭ１０１へアクセス要求信号１２８を送る。これにより、フラッシュＥＥＰＲＯＭ１０１は、要求アドレス１６６に格納されている要求データをデータバス１２１へ出力する。また、ＲＡＭ制御部１０７は、データバス１２１を選択するように指示する選択制御信号１２６をデータ選択部１０８に送る。これにより、データ選択部１０８は、フラッシュＥＥＰＲＯＭ１０１から出力された、データバス１２１の要求データを、データバス１２３を介してＣＰＵ１０３へ出力する。
　また、ステップＳ１０９又はステップＳ１１０の後において、プログラムが終了していない場合（Ｓ１１１でＮｏ）、再度、ステップＳ１０３以降の処理が行われる。また、ステップＳ１０３～ステップＳ１１０の処理が、プログラムが終了する（Ｓ１１１でＹｅｓ）まで、繰り返し行われる。
　以上の動作により、低速モードであり、かつ、ＣＰＵ１０３が実行するプログラムがＲＡＭ１０２に格納されている場合、ＲＡＭ１０２からプログラムが読み出される。これにより、マイクロコントローラ１００は、フラッシュＥＥＰＲＯＭ１０１の読み出し動作の回数を削減できるので、フラッシュＥＥＰＲＯＭ１０１の読み出し動作により消費される電力を抑えることができる。よって、マイクロコントローラ１００全体として低消費電力化を実現できる。
　また、ソフトウエア（プログラム）側からは、ＲＡＭ１０２の存在を意識する必要がない。よって、マイクロコントローラ１００は、ＲＡＭ１０２を用いない場合と同一のソフトウエアを用いることができるので、ソフトウエア開発の複雑化を抑えられる。
　このように、本発明の実施の形態１に係るマイクロコントローラ１００は、消費電力の低減を可能にするとともに、プログラム開発の複雑化を低減できる。
　なお、上記説明では、バリッドビット１７１が「０」の場合（Ｓ１０６でＮｏ）、ステップＳ１０７及びＳ１０８を実施し、再度ステップＳ１０６に遷移するとしたが、ステップＳ１０７でフラッシュＥＥＰＲＯＭ１０１から読み出した要求データをＣＰＵ１０３に出力したうえで、ステップＳ１１１へ遷移してもよい。
　また、図４に示す処理手順は、一例であり、同様の結果を得られる範囲で、各ステップの順番を入れ替えてもよいし、一部を同時に行なってもよい。例えば、ステップＳ１０４、Ｓ１０５及びＳ１０６の順序は、図４に示す順序以外でもよいし、一部を同時に行なってもよい。
　また、上記説明では、ＲＡＭ１０２の容量は１Ｋバイトとしたが、ＲＡＭ１０２の容量はこれに限定されない。なお、ＲＡＭ１０２の容量は、フラッシュＥＥＰＲＯＭ１０１に格納されている低速モードプログラム１６０の容量より大きいほうが好ましい。これにより、一旦、低速モードプログラム１６０がＲＡＭ１０２に転送された後には、ＲＡＭ１０２に格納されたプログラムの再度の書き換えが発生しない。これにより、マイクロコントローラ１００は、フラッシュＥＥＰＲＯＭ１０１の読み出し動作が発生する頻度をさらに低減できるので、消費電力をさらに低減できる。
　また、上記説明では、フラッシュＥＥＰＲＯＭを用いる例を示したが、ＦｅＲＡＭ等の書き換え可能な不揮発性メモリであれば他の不揮発性メモリを用いてもよい。
　また、上記説明では、低速モード時において、ＲＡＭ１０２を用いるとしたが、他の特定の動作モード時において、ＲＡＭ１０２を用いてもよい。例えば、通常モード時において、ＲＡＭ１０２を用いてもよい。この場合でも、同様の効果を実現できる。ただし、上述したような低速モード時において、ＲＡＭ１０２を用いることにより、当該低速モードに要求される低消費電力を、さらに改善できるので、より好ましい。
　なお、上記説明では、領域保持部１０５は、レジスタで構成されるとしたが、予め定められた固定の指定領域１５５を示す指定領域情報１４５を保持してもよい。これにより、レジスタを削除できるので、マイクロコントローラ１００のコストを削減できる。
　また、領域保持部１０５は、複数の指定領域１５５を示す指定領域情報１４５を保持してもよい。
　（実施の形態２）
　本発明の実施の形態２では、上述した実施の形態１に係るマイクロコントローラ１００の変形例について説明する。
　図７は、本発明の実施の形態２に係るマイクロコントローラ２００のブロック図である。なお、図１と同様の要素には同一の符号を付している。また、以下では、主に相違点を説明し、重複する説明は省略する。
　図７に示すマイクロコントローラ２００は、図１に示すマイクロコントローラ１００の構成に対して、領域保持部２０５の構成が領域保持部１０５と異なる。
　ここで、フラッシュＥＥＰＲＯＭ１０１はメモリ空間の０ｘ４０００００００番地から０ｘ４００ＦＦＦＦＦ番地に割り当てられているとする。また、ＣＰＵ１０３は、３２ビットのアドレス信号１２５によりフラッシュＥＥＰＲＯＭ１０１のアドレスを指定する。
　領域保持部２０５は、フラッシュＥＥＰＲＯＭ１０１のベースアドレス２５５を示すベースアドレス情報２４５を保持する。このベースアドレス２５５は、図８に示すように、指定領域１５５の先頭アドレスである。また、このベースアドレス２５５は、フラッシュＥＥＰＲＯＭ１０１の３２ビットのアドレスのうち上位２２ビットを指定するアドレスである。例えば、領域保持部２０５は、ＣＰＵ１０３からアクセス可能なレジスタで構成される。
　また、ＲＡＭ制御部１０７は、ベースアドレス情報２４５が示すベースアドレス２５５から、ＲＡＭ１０２の容量分の１Ｋバイトの空間をＲＡＭ１０２にデータを格納する指定領域１５５と判定する。
　以下、このような構成のマイクロコントローラ２００における動作を、図９に示すフローチャートを参照して説明する。
　まず、ＣＰＵ１０３は、ベースアドレス情報２４５を領域保持部２０５に設定する（Ｓ２０１）。ここで、低速モードプログラム１６０の領域を予めＲＡＭ１０２の容量である１Ｋバイト内に収まるようにしておき、アドレスの下位１０ビットが０ｘ００００から低速モードプログラム１６０が始まるように配置しておく。
　なお、ステップＳ１０２以降の処理は、実施の形態１と同様であり、説明は省略する。
　以上より、本発明の実施の形態２に係るマイクロコントローラ２００は、上述した実施の形態１に係るマイクロコントローラ１００の効果に加え、さらに、予めＲＡＭ１０２へ格納するプログラムの配置領域を制限することで、領域保持部２０５のレジスタ数を削減できる。これにより、マイクロコントローラ２００のコストを削減できる。
　なお、上記説明では、領域保持部２０５は、レジスタで構成されるとしたが、予め定められた固定のベースアドレス２５５を示すベースアドレス情報２４５を保持してもよい。これにより、レジスタを削除できるので、マイクロコントローラ２００のコストをさらに削減できる。
　また、領域保持部２０５は、複数のベースアドレス２５５を示すベースアドレス情報２４５を保持してもよい。これにより、よりプログラム領域に自由度を与えることができる。
　また、上記説明では、ベースアドレス２５５は、フラッシュＥＥＰＲＯＭ１０１のアドレスのうち上位ビットを指定するアドレスであるとしたが、フラッシュＥＥＰＲＯＭ１０１のアドレスそのものを指定するアドレスでもよい。この場合でも、実施の形態１のように、先頭アドレスと最終アドレスとを保持する場合に比べて、レジスタ数を削減できる。
　（実施の形態３）
　本発明の実施の形態３では、上述した実施の形態１に係るマイクロコントローラ１００の変形例について説明する。
　図１０は、本発明の実施の形態３に係るマイクロコントローラ３００のブロック図である。なお、図１と同様の要素には同一の符号を付している。また、以下では、主に相違点を説明し、重複する説明は省略する。
　図１０に示すマイクロコントローラ３００は、図１に示すマイクロコントローラ１００の構成に対して、ＲＡＭ制御部３０７の構成がＲＡＭ制御部１０７と異なる。具体的には、ＲＡＭ制御部３０７は、ＲＡＭ制御部１０７の機能に加え、さらに、モード切替部３１７を備える。
　ここで、フラッシュＥＥＰＲＯＭ１０１は、動作速度が速い高速リードモードと、高速リードモード時より動作速度が遅く、かつ、消費電力が少ない低速リードモードと、低速リードモード時よりもさらに消費電力が少ない停止状態である停止モードとを有する。
　モード切替部３１７は、フラッシュＥＥＰＲＯＭ１０１の動作モード（高速リードモード、低速リードモード及び停止モード）を切り替えるモード切替信号３２０を生成する。具体的には、モード切替部３１７は、ＣＰＵ１０３の動作モードが通常モードの場合、フラッシュＥＥＰＲＯＭ１０１の動作モードを高速リードモードに設定する。また、モード切替部３１７は、ＣＰＵ１０３の動作モードが低速モードである場合、フラッシュＥＥＰＲＯＭ１０１の動作モードを低速リードモードに設定する。さらに、モード切替部３１７は、ＣＰＵ１０３の動作モードが低速モードであり、かつ、ＲＡＭ１０２からデータを読み出す場合、つまり、ＲＡＭアクセス動作を行なう場合には、フラッシュＥＥＰＲＯＭ１０１の動作モードを停止モードに設定する。
　このような構成のマイクロコントローラ３００における動作を、図１１に示すフローチャートを参照して説明する。なお、図１１では、図５に示す処理に対して、ステップＳ３０１～Ｓ３０４の処理が追加されている。また、その他の処理は、実施の形態１と同様であり、説明は省略する。
　動作モード情報１４４で低速モードが示され（Ｓ１０４でＹｅｓ）、かつ、要求アドレス１６６が指定領域１５５の範囲内であり（Ｓ１０５でＹｅｓ）、かつ、要求アドレス１６６に対応するバリッドビット１７１が無効状態「０」の場合（Ｓ１０６でＮｏ）、モード切替部３１７は、フラッシュＥＥＰＲＯＭ１０１の動作モードを低速リードモードに設定する（Ｓ３０１）。その後、ＲＡＭ制御部１０７は、要求データを、フラッシュＥＥＰＲＯＭ１０１から読み出し、読み出した要求データをＲＡＭ１０２に書き込む（Ｓ１０７）。
　また、動作モード情報１４４で低速モードが示され（Ｓ１０４でＹｅｓ）、かつ、要求アドレス１６６が指定領域１５５の範囲内であり（Ｓ１０５でＹｅｓ）、かつ、要求アドレス１６６に対応するバリッドビット１７１が有効状態「１」の場合（Ｓ１０６でＹｅｓ）、モード切替部３１７は、フラッシュＥＥＰＲＯＭ１０１の動作モードを停止モードに設定する（Ｓ３０２）。その後、ＲＡＭ制御部１０７は、ＲＡＭ１０２から要求データを読み出し、読み出した要求データをＣＰＵ１０３へ出力する（Ｓ１０９）。
　また、動作モード情報１４４で低速モードが示され（Ｓ１０４でＹｅｓ）、かつ、要求アドレス１６６が指定領域１５５の範囲外である場合（Ｓ１０５でＮｏ）、モード切替部３１７は、フラッシュＥＥＰＲＯＭ１０１の動作モードを低速リードモードに設定する（Ｓ３０３）。その後、ＲＡＭ制御部１０７は、直接フラッシュＥＥＰＲＯＭ１０１から要求データを読み出し、読み出した要求データをＣＰＵ１０３へ出力する（Ｓ１１０）。
　また、動作モード情報１４４が低速モード以外を示す場合（Ｓ１０４でＮｏ）、モード切替部３１７は、フラッシュＥＥＰＲＯＭ１０１の動作モードを高速リードモードに設定する（Ｓ３０４）。その後、ＲＡＭ制御部１０７は、直接フラッシュＥＥＰＲＯＭ１０１から要求データを読み出し、読み出した要求データをＣＰＵ１０３へ出力する（Ｓ１１０）。
　以上のように、マイクロコントローラ３００は、低速モードプログラム１６０をＲＡＭ１０２から読み出す場合に、フラッシュＥＥＰＲＯＭ１０１を停止モードに設定し、当該フラッシュＥＥＰＲＯＭ１０１をディセーブル状態にする。これにより、マイクロコントローラ３００は、フラッシュＥＥＰＲＯＭ１０１に対する読み出し回数を低減することによる消費電力の削減に加え、待機電力も削減できる。
　このように、本発明の実施の形態３に係るマイクロコントローラ３００は、実施の形態１に係るマイクロコントローラ１００の効果に加え、さらに、消費電力を削減できる。
　また、上記実施の形態１～３に係るマイクロコントローラ１００、２００及び３００は、典型的には、１チップの半導体集積回路（ＬＳＩ）により実現される。なお、マイクロコントローラ１００、２００及び３００に含まれる処理部は、個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
　また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
　また、本発明の実施の形態１～３に係るマイクロコントローラ１００、２００及び３００の機能の一部又は全てを、ＣＰＵ等のプロセッサがプログラムを実行することにより実現してもよい。
　さらに、本発明は上記プログラムであってもよいし、上記プログラムが記録された記録媒体であってもよい。また、上記プログラムは、インターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
　また、上記実施の形態１～３に係る、マイクロコントローラ１００、２００及び３００、及びその変形例の機能のうち少なくとも一部を組み合わせてもよい。
　また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、ハイ／ロー（「０」／「１」）により表される論理レベルは、本発明を具体的に説明するために例示するものであり、例示された論理レベルの異なる組み合わせにより、同等な結果を得ることも可能である。
　更に、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
　本発明は、マイクロコントローラに適用でき、特に、ＥＥＰＲＯＭ等の不揮発性メモリを搭載したマイクロコントローラに有効である。
　１００、２００、３００　マイクロコントローラ
　１０１　フラッシュＥＥＰＲＯＭ
　１０２　ＲＡＭ
　１０３　ＣＰＵ
　１０４　モード保持部
　１０５、２０５　領域保持部
　１０６　バリッド保持部
　１０７、３０７　ＲＡＭ制御部
　１０８　データ選択部
　１２１、１２２、１２３　データバス
　１２４、１２８　アクセス要求信号
　１２５　アドレス信号
　１２６　選択制御信号
　１２７　アクセス制御信号
　１４４　動作モード情報
　１４５　指定領域情報
　１４６　バリッドビット情報
　１５５　指定領域
　１６０　低速モードプログラム
　１６１　通常モードプログラム
　１６５、１６５Ａ　ライン
　１６６　要求アドレス
　１６７　転送アドレス範囲
　１７０　ラインアドレス
　１７１　バリッドビット
　２４５　ベースアドレス情報
　２５５　ベースアドレス
　３１７　モード切替部
　３２０　モード切替信号

Claims (9)

  1. 　マイクロコントローラであって、
    　前記マイクロコントローラの動作を制御するためのプログラムが格納された不揮発性メモリと、
    　ＲＡＭと、
    　前記不揮発性メモリのアドレスを指定し、前記不揮発性メモリに格納されている、当該アドレスのプログラムを実行するＣＰＵと、
    　前記不揮発性メモリのメモリ領域のうちの一部である指定領域を示す情報を保持する領域保持部と、
    　前記ＲＡＭに格納されているプログラムが有効である有効状態、及び無効である無効状態の一方を示すバリッドビットを保持するバリッド保持部と、
    　前記ＣＰＵにより指定される前記アドレスが前記指定領域の範囲内である場合、ＲＡＭアクセス動作を行い、前記ＣＰＵにより指定される前記アドレスが前記指定領域の範囲外である場合、前記不揮発性メモリから、前記ＣＰＵにより指定される前記アドレスのプログラムを読み出し、読み出したプログラムを前記ＣＰＵへ出力する不揮発性メモリアクセス動作を行なうＲＡＭ制御部とを備え、
    　前記ＲＡＭ制御部は、前記ＲＡＭアクセス動作として、
    　前記バリッドビットが無効状態を示す場合、前記不揮発性メモリから、前記ＣＰＵにより指定される前記アドレスのプログラムを読み出し、読み出したプログラムを前記ＲＡＭに格納するとともに、前記バリッドビットを有効状態に変更し、
    　前記バリッドビットが有効状態を示す場合、前記ＲＡＭに格納されている前記プログラムを前記ＣＰＵへ出力する
    　マイクロコントローラ。
  2. 　前記マイクロコントローラは、さらに、
    　前記マイクロコントローラの動作モードを示す情報を保持するモード保持部を備え、
    　前記ＲＡＭ制御部は、
    　前記モード保持部が予め定められた第１動作モードを示す情報を保持し、かつ、前記ＣＰＵにより指定される前記アドレスが前記指定領域の範囲内である場合、前記ＲＡＭアクセス動作を行い、
    　前記モード保持部が前記第１動作モードと異なる第２動作モードを示す情報を保持する場合、前記不揮発性メモリアクセス動作を行う
    　請求項１記載のマイクロコントローラ。
  3. 　前記第１動作モードは、前記第２動作モードに比べ、低速のクロックで動作する低速モードである
    　請求項２記載のマイクロコントローラ。
  4. 　前記不揮発性メモリは、前記プログラムとして、前記第１動作モード時に使用される第１プログラムと、前記第２動作モード時に使用される第２プログラムとを格納し、
    　前記ＲＡＭの容量は、前記第１プログラムの容量より大きく、
    　前記指定領域は、前記第１プログラムが格納されている領域である
    　請求項２又は３記載のマイクロコントローラ。
  5. 　前記モード保持部は、前記マイクロコントローラの動作モードを示す情報として、前記ＣＰＵからアクセス可能なフラグを保持する
    　請求項２～４のいずれか１項に記載のマイクロコントローラ。
  6. 　前記領域保持部は、前記指定領域を示す情報として、前記指定領域の先頭アドレスを示す情報を保持し、
    　前記ＲＡＭ制御部は、前記先頭アドレスから前記ＲＡＭの容量分の領域を前記指定領域と判定する
    　請求項１～５のいずれか１項に記載のマイクロコントローラ。
  7. 　前記ＲＡＭ制御部は、
    　前記ＲＡＭアクセス動作を行なう場合、前記不揮発性メモリを停止状態にするモード切替部を備える
    　請求項１～６のいずれか１項に記載のマイクロコントローラ。
  8. 　マイクロコントローラを制御する制御方法であって、
    　前記マイクロコントローラは、
    　前記マイクロコントローラの動作を制御するためのプログラムが格納された不揮発性メモリと、
    　ＲＡＭと、
    　前記不揮発性メモリのアドレスを指定し、前記不揮発性メモリに格納されている、当該アドレスの前記プログラムを実行するＣＰＵと、
    　前記不揮発性メモリのメモリ領域のうちの一部である指定領域を示す情報を保持する領域保持部と、
    　前記ＲＡＭに格納されているプログラムが有効である有効状態、及び無効であることを示す無効状態の一方を示すバリッドビットを保持するバリッド保持部とを備え、
    　前記制御方法は、
    　前記ＣＰＵにより指定される前記アドレスが前記指定領域の範囲内である場合、ＲＡＭアクセス動作を行うＲＡＭアクセスステップと、
    　前記ＣＰＵにより指定される前記アドレスが前記指定領域の範囲外である場合、前記不揮発性メモリから、前記ＣＰＵにより指定される前記アドレスのプログラムを読み出し、読み出したプログラムを前記ＣＰＵへ出力する不揮発性メモリアクセス動作を行なう不揮発性メモリアクセスステップとを含み、
    　前記ＲＡＭアクセスステップは、
    　前記バリッドビットが無効状態を示す場合、前記不揮発性メモリから、前記ＣＰＵにより指定される前記アドレスのプログラムを読み出し、読み出したプログラムを前記ＲＡＭに格納するとともに、前記バリッドビットを有効状態に変更するステップと、
    　前記バリッドビットが有効状態を示す場合、前記ＲＡＭに格納されている前記プログラムを前記ＣＰＵへ出力するステップとを含む
    　マイクロコントローラの制御方法。
  9. 　マイクロコントローラを備える半導体集積回路であって、
    　前記マイクロコントローラの動作を制御するためのプログラムが格納された不揮発性メモリと、
    　ＲＡＭと、
    　前記不揮発性メモリのアドレスを指定し、前記不揮発性メモリに格納されている、当該アドレスのプログラムを実行するＣＰＵと、
    　前記不揮発性メモリのメモリ領域のうちの一部である指定領域を示す情報を保持する領域保持部と、
    　前記ＲＡＭに格納されているプログラムが有効である有効状態、及び無効である無効状態の一方を示すバリッドビットを保持するバリッド保持部と、
    　前記ＣＰＵにより指定される前記アドレスが前記指定領域の範囲内である場合、ＲＡＭアクセス動作を行い、前記ＣＰＵにより指定される前記アドレスが前記指定領域の範囲外である場合、前記不揮発性メモリから、前記ＣＰＵにより指定される前記アドレスのプログラムを読み出し、読み出したプログラムを前記ＣＰＵへ出力する不揮発性メモリアクセス動作を行なうＲＡＭ制御部とを備え、
    　前記ＲＡＭ制御部は、前記ＲＡＭアクセス動作として、
    　前記バリッドビットが無効状態を示す場合、前記不揮発性メモリから、前記ＣＰＵにより指定される前記アドレスのプログラムを読み出し、読み出したプログラムを前記ＲＡＭに格納するとともに、前記バリッドビットを有効状態に変更し、
    　前記バリッドビットが有効状態を示す場合、前記ＲＡＭに格納されている前記プログラムを前記ＣＰＵへ出力する
    　半導体集積回路。
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