CN111599390B - 基于动态可重配技术的块状存储单元 - Google Patents

Abstract

本发明公开了一种基于动态可重配技术的块状存储单元，涉及可编程逻辑器件领域，该块状存储单元通过特殊的物理布局和设计，其工作模式可以基于动态可重配技术在高速和普通两者之间动态切换，当需要使用高速处理单元时可以工作在高速工作模式下，两个块状SRAM并行工作，其最高性能可达到该工艺节点寄存器REG的性能，系统整体性能得到提升；当无需使用高速处理单元时可以工作在普通工作模式下，两个块状SRAM串行工作配置成普通的SRAM复用给基本逻辑单元。通过两个块状SRAM可以实现两种工作模式的切换，复用率高，可以达到性能和资源的平衡，适用于多种使用场景，灵活便利适应各规模的FPGA。

Description

基于动态可重配技术的块状存储单元

技术领域

本发明涉及可编程逻辑器件领域，尤其是一种基于动态可重配技术的块状存储单元。

背景技术

可编程逻辑器件具有开发周期短、成本低、风险小、集成度高、灵活性大、便于电子系统维护和升级等优点，因此受到了广大终端产品用户的青睐，成为了集成电路芯片的主流，且被广泛应用在各种领域如通信、控制、视频、信息处理、电子、互联网、汽车以及航空航天等。

可编程逻辑器件主要包含控制系统、可编程逻辑单元、数字信号处理DSP、存储单元块状SRAM以及一些高速接口、时钟模块和IP核等。FPGA是一种灵活通用性的可编程逻辑器件，随着FPGA的发展，CPU、AI等单元也集成入FPGA，CPU需要大量存储高速cache，cache的速率是影响CPU性能的一个关键。如果仅处于性能考虑而单独给CPU、AI配置大量专用高速SRAM，会使得FPGA被高速SRAM消耗大量面积，这种方法复用率低、低功耗成效差的特点与可编程逻辑器件的灵活性相悖，由此可见，如何兼顾性能和面积对于可编程逻辑器件来说是一个巨大的挑战。

发明内容

本发明人针对上述问题及技术需求，提出了一种基于动态可重配技术的块状存储单元，块状存储单元包括动态重配置接口、第一块状SRAM、第二块状SRAM以及读写控制模块，两块SRAM完全相同，读写控制模块提供高速接口总线和普通接口总线；动态重配置接口的输入端获取配置参数、输出端连接读写控制模块、第一块状SRAM和第二块状SRAM，动态重配置接口根据获取到的配置参数配置读写控制模块、第一块状SRAM和第二块状SRAM的配置位，使得块状存储单元在高速工作模式和普通工作模式之间动态切换；

当块状存储单元处于高速工作模式时，第一块状SRAM和第二块状SRAM在内部的地址控制模块的控制下并行工作，第一块状SRAM和第二块状SRAM占用相同的地址，块状存储单元的有效地址宽度为第一块状SRAM的有效地址宽度；第一块状SRAM和第二块状SRAM的读写端口通过读写控制模块选择控制，读写控制模块通过高速接口总线获取写数据并选择控制写入其中一个块状SRAM中，和/或，读写控制模块选择控制从其中一个块状SRAM中获取读数据并输出至高速接口总线；读写控制模块按内部的寄存器的性能进行读写数据；

当块状存储单元处于普通工作模式时，第一块状SRAM和第二块状SRAM在内部的地址控制模块的控制下串行工作，第一块状SRAM占用低位地址，第二块状SRAM占用高位地址，块状存储单元的有效地址宽度为第一块状SRAM的有效地址宽度与第二块状SRAM的有效地址宽度之和；读写控制模块处于旁路状态，普通接口总线中的写数据写入块状存储单元中，和/或，块状存储单元的读数据输出至普通接口总线。

其进一步的技术方案为，两个块状SRAM内部的地址控制模块包括地址指示标志电路；

当块状存储单元处于高速工作模式时，地址指示标志电路指示各个地址的指示标志位的状态为新状态或旧状态，且两个块状SRAM中对于同一个地址的指示标志位的状态始终相反；读写控制模块写入写数据后，地址指示标志电路更新两个块状SRAM中的指示标志位的状态；读写控制模块根据两个块状SRAM中的指示标志位的状态获取读数据；

当块状存储单元处于普通工作模式时，两个块状SRAM内部的地址指示标志电路均处于旁路状态。

其进一步的技术方案为，读写控制模块包括读控制模块和写控制模块，写控制模块包括输入MUX_REG和输入选择调度器，输入MUX_REG内部包括写寄存器，输入MUX_REG根据输入选择调度器选择控制写入获取到的写数据；读控制模块包括输出MUX_REG和输出选择调度器，输出MUX_REG内部包括读寄存器，输出MUX_REG根据输出选择调度器选择控制获取读数据；动态重配置接口的输出端连接输入MUX_REG和输出MUX_REG。

其进一步的技术方案为，两个块状SRAM的端口为1R1W，在读写一个块状SRAM时，块状SRAM采用握手接口，当读写未完成时给出忙碌指示信号，读写控制模块采用乒乓操作两个块状SRAM；

输入MUX_REG通过输入选择调度器查询未给出忙碌指示信号的处于空闲状态的块状SRAM并写入获取到的写数据，地址指示标志电路将写入数据的的块状SRAM的相应地址的指示标志位的状态置为新状态、将另一个块状SRAM的同一地址的指示标志位的状态置为旧状态；

输出MUX_REG通过输出选择调度器查询相应地址的地址标志位的状态为新状态的块状SRAM并获取读数据输出。

其进一步的技术方案为，输入MUX_REG利用写寄存器对获取到的写数据寄存一拍后选择控制写入其中一个块状SRAM中；输出MUX_REG利用读寄存器对获取到的读数据寄存一拍后输出。

其进一步的技术方案为，当输出MUX_REG连续两个周期从同一个块状SRAM中获取到读数据时，输出MUX_REG利用读寄存器对第一个周期获取到的读数据寄存一拍后输出、对第二个周期获取到的读数据直接输出。

其进一步的技术方案为，当出现读写同地址同周期的情况时，块状存储单元支持写穿透模式，输入MUX_REG将获取到的写数据直接传输输出MUX_REG输出，或者，输入MUX_REG利用写寄存器对获取到的写数据寄存一拍后传输到输出MUX_REG输出。

其进一步的技术方案为，当块状存储单元从普通工作模式切换至高速工作模式时，块状存储单元保留其中一个块状SRAM中的数据，并将保留数据的块状SRAM中所有地址的指示标志位都置为新状态，将另一个块状SRAM中所有地址的指示标志位都置为旧状态。

其进一步的技术方案为，块状存储单元用于FPGA中，块状存储单元靠近FPGA内部的高速处理单元布设，高速接口总线连接高速处理单元，高速处理单元包括CPU和AI中的至少一种，普通接口总线连接FPGA内部的互连单元。

本发明的有益技术效果是：

本申请公开了一种基于动态可重配技术的块状存储单元，该块状存储单元通过特殊的物理布局和设计，其工作模式可以在高速和普通两者之间动态切换，当需要使用高速处理单元时可以工作在高速工作模式下，两个块状SRAM并行工作，其最高性能可达到该工艺节点寄存器REG的性能，系统整体性能得到提升；当无需使用高速处理单元时可以工作在普通工作模式下，两个块状SRAM串行工作配置成普通的SRAM复用给基本逻辑单元。通过两个块状SRAM可以实现两种工作模式的切换，复用率高，可以达到性能和资源的平衡，适用于多种使用场景，灵活便利适应各规模的FPGA。

附图说明

图1是本申请的块状存储单元的逻辑结构示意图。

图2是本申请的块状存储单元两种工作模式下的有效地址宽度示意图。

图3是本申请的块状存储单元在FPGA中的布设示意图。

具体实施方式

下面结合附图对本发明的具体实施方式做进一步说明。

本申请公开了一种基于动态可重配技术的块状存储单元，请参考图1所示的该块状存储单元的逻辑结构示意图，该块状存储单元包括动态重配置接口DRP、第一块状SRAM、第二块状SRAM以及读写控制模块，两块SRAM完全相同，两块块状SRAM的端口均为1R1W。读写控制模块提供高速接口总线highspeed和普通接口总线normalspeed。动态重配置接口DRP的输入端获取配置参数、输出端连接读写控制模块、第一块状SRAM和第二块状SRAM，动态重配置接口根据获取到的配置参数配置读写控制模块、第一块状SRAM和第二块状SRAM的配置位，使得块状存储单元在高速工作模式和普通工作模式之间动态切换，请参考图2所示的示意图，该动态重配置接口DRP为一个8位的DRP，获取到配置参数后配置实现其中任一种工作模式，其中attr_highspeed表示高速工作模式，attr_normal表示普通工作模式：

当块状存储单元处于高速工作模式时，第一块状SRAM和第二块状SRAM在内部的地址控制模块的控制下并行工作，第一块状SRAM和第二块状SRAM占用相同的地址，块状存储单元的有效地址宽度为第一块状SRAM的有效地址宽度。在高速工作模式下，该块状存储单元通过高速接口总线highspeed读写数据。

当块状存储单元处于普通工作模式时，第一块状SRAM和第二块状SRAM在内部的地址控制模块的控制下串行工作，第一块状SRAM占用低位地址，第二块状SRAM占用高位地址，块状存储单元的有效地址宽度为第一块状SRAM的有效地址宽度与第二块状SRAM的有效地址宽度之和。在普通工作模式下，该块状存储单元通过普通接口总线normalspeed读写数据。

接下去本申请对该块状存储单元的系统工作特性描述如下：

读写控制模块包括读控制模块和写控制模块，写控制模块包括输入MUX_REG和输入选择调度器，输入MUX_REG内部包括写寄存器，输入MUX_REG根据输入选择调度器RR1选择控制写入获取到的写数据。读控制模块包括输出MUX_REG和输出选择调度器RR2，输出MUX_REG内部包括读寄存器，输出MUX_REG根据输出选择调度器选择控制获取读数据。输入MUX_REG的输入端连接高速接口总线highspeed的输入端highspeed_in和普通接口总线normalspeed的输入端normalspeed_in，输出MUX_REG的输出端连接高速接口总线highspeed的输出端highspeed_out和普通接口总线normalspeed的输出端normalspeed_out，动态重配置接口的输出端连接输入MUX_REG和输出MUX_REG控制配置位。

当块状存储单元处于高速工作模式时，第一块状SRAM和第二块状SRAM的读写端口通过读写控制模块选择控制，也即通过两个MUX_REG选择控制，写控制模块通过高速接口总线highspeed获取写数据并选择控制写入其中一个块状SRAM中，和/或，读控制模块选择控制从其中一个块状SRAM中获取读数据并输出至高速接口总线highspeed。为满足高性能要求，读写数据在数据端口寄存一拍，也即输入MUX_REG利用写寄存器对获取到的写数据寄存一拍后选择控制写入其中一个块状SRAM中，输出MUX_REG利用读寄存器对获取到的读数据寄存一拍后输出，从而满足端口IN2REG和REG2OUT延时。

在高速工作模式时，两个块状SRAM内部的地址控制模块包括地址指示标志电路。当块状存储单元处于高速工作模式时，地址指示标志电路指示各个地址的指示标志位的状态为新状态(N)或旧状态(O)，且两个块状SRAM中对于同一个地址的指示标志位的状态始终相反，如图1所示。

当写控制模块写入写数据后，地址指示标志电路更新两个块状SRAM中的指示标志位的状态，将写入数据的块状SRAM的相应地址的指示标志位的状态置为新状态N、将另一个块状SRAM的同一地址的指示标志位的状态置为旧状态O。读控制模块在读取数据时，根据两个块状SRAM中的指示标志位的状态获取读数据，读取指示标志位的状态置为新状态N的块状SRAM中的数据。

本申请中的两个块状SRAM的端口为1R1W，在读写一个块状SRAM时，块状SRAM采用握手接口，当读写未完成时给出忙碌指示信号：在写未完成时给出wirte_busy指示信号，在读未完成时给出read_busy指示信号。因为寄存器的性能高于块状SRAM的性能，因此读写控制模块按寄存器的性能进行读写数据时，单块块状SRAM并不能完成读写操作，本申请采用乒乓操作两个块状SRAM。输入MUX_REG通过输入选择调度器RR1查询未给出忙碌指示信号的处于空闲状态的块状SRAM并写入获取到的写数据。在读操作时，输出MUX_REG通过输出选择调度器RR2查询相应地址的地址标志位的状态为新状态的块状SRAM并获取读数据输出。

输出MUX_REG内部控制读数据是否采用寄存输出，这种设计可用于解决读冲突，也即连续两个周期(cycle)从同一个块状SRAM中获取到读数据的情况。本申请采用读使能到读数据有效2cycle结构，在发生连续两个cycle读取同一个块状SRAM的地址时，因为REG的性能未达到块状SRAM性能的2倍以上，所以输出MUX_REG利用读寄存器对第一个周期获取到的读数据寄存一拍后输出、对第二个周期获取到的读数据直接输出。

当出现读写同地址同周期的情况时，块状存储单元支持写穿透模式，写穿透模式支持两种：输入MUX_REG将获取到的写数据直接传输输出MUX_REG输出，或者，输入MUX_REG利用写寄存器对获取到的写数据寄存一拍后传输到输出MUX_REG输出。

当块状存储单元处于普通工作模式时，两个块状SRAM通过地址扩展为一整块块状SRAM，读写控制模块处于旁路状态，也即输入MUX_REG、输出MUX_REG、输入选择调度器RR1和输出选择调度器RR2都处于旁路状态，同时两个块状SRAM内部的地址指示标志电路也处于旁路状态。普通接口总线normalspeed中的写数据写入块状存储单元中，和/或，块状存储单元的读数据输出至普通接口总线normalspeed。

在动态切换时，当块状存储单元从普通工作模式切换至高速工作模式时，块状存储单元保留其中一个块状SRAM中的数据，具体保留哪一个块状SRAM中的数据可供用户配置。被保留数据的块状SRAM中所有地址的指示标志位都置为新状态，将另一个块状SRAM中所有地址的指示标志位都复位为旧状态。

该块状存储单元主要应用于FPGA中，如图3所示，FPGA内部主要包括输入输出口IOB、存储单元块状SRAM、可编程逻辑单元CLB、互连单元SWB和高速处理单元，高速处理单元比如常见的有CPU、AI等IP，图3以CPU为例，实际根据设计需求可以在图3的基础上任意增加模块、增加行数。则本申请的块状存储单元靠近FPGA内部的高速处理单元布设，高速接口总线highspeed连接高速处理单元，普通接口总线normalspeed连接FPGA内部的互连单元SWB。

以上所述的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。

Claims (9)

1.一种基于动态可重配技术的块状存储单元，其特征在于，所述块状存储单元包括动态重配置接口、第一块状SRAM、第二块状SRAM以及读写控制模块，两块SRAM完全相同，所述读写控制模块提供高速接口总线和普通接口总线；所述动态重配置接口的输入端获取配置参数、输出端连接所述读写控制模块、第一块状SRAM和第二块状SRAM，所述动态重配置接口根据获取到的配置参数配置所述读写控制模块、第一块状SRAM和第二块状SRAM的配置位，使得所述块状存储单元在高速工作模式和普通工作模式之间动态切换；

当所述块状存储单元处于高速工作模式时，所述第一块状SRAM和第二块状SRAM在内部的地址控制模块的控制下并行工作，所述第一块状SRAM和第二块状SRAM占用相同的地址，所述块状存储单元的有效地址宽度为所述第一块状SRAM的有效地址宽度；所述第一块状SRAM和所述第二块状SRAM的读写端口通过所述读写控制模块选择控制，所述读写控制模块通过所述高速接口总线获取写数据并选择控制写入其中一个块状SRAM中，和/或，所述读写控制模块选择控制从其中一个块状SRAM中获取读数据并输出至所述高速接口总线；所述读写控制模块按内部的寄存器的性能进行读写数据；

当所述块状存储单元处于普通工作模式时，所述第一块状SRAM和第二块状SRAM在内部的地址控制模块的控制下串行工作，所述第一块状SRAM占用低位地址，第二块状SRAM占用高位地址，所述块状存储单元的有效地址宽度为所述第一块状SRAM的有效地址宽度与所述第二块状SRAM的有效地址宽度之和；所述读写控制模块处于旁路状态，所述普通接口总线中的写数据写入所述块状存储单元中，和/或，所述块状存储单元的读数据输出至所述普通接口总线。

2.根据权利要求1所述的块状存储单元，其特征在于，两个块状SRAM内部的地址控制模块包括地址指示标志电路；

当所述块状存储单元处于高速工作模式时，所述地址指示标志电路指示各个地址的指示标志位的状态为新状态或旧状态，且两个块状SRAM中对于同一个地址的指示标志位的状态始终相反；所述读写控制模块写入写数据后，地址指示标志电路更新两个块状SRAM中的指示标志位的状态；所述读写控制模块根据两个块状SRAM中的指示标志位的状态获取读数据；

当所述块状存储单元处于普通工作模式时，两个块状SRAM内部的地址指示标志电路均处于旁路状态。

3.根据权利要求2所述的块状存储单元，其特征在于，所述读写控制模块包括读控制模块和写控制模块，所述写控制模块包括输入MUX_REG和输入选择调度器，所述输入MUX_REG内部包括写寄存器，所述输入MUX_REG根据所述输入选择调度器选择控制写入获取到的写数据；所述读控制模块包括输出MUX_REG和输出选择调度器，所述输出MUX_REG内部包括读寄存器，所述输出MUX_REG根据所述输出选择调度器选择控制获取读数据；所述动态重配置接口的输出端连接所述输入MUX_REG和所述输出MUX_REG。

4.根据权利要求3所述的块状存储单元，其特征在于，两个块状SRAM的端口为1R1W，在读写一个块状SRAM时，所述块状SRAM采用握手接口，当读写未完成时给出忙碌指示信号，所述读写控制模块采用乒乓操作两个块状SRAM；

所述输入MUX_REG通过所述输入选择调度器查询未给出忙碌指示信号的处于空闲状态的块状SRAM并写入获取到的写数据，地址指示标志电路将写入数据的所述的块状SRAM的相应地址的指示标志位的状态置为新状态、将另一个块状SRAM的同一地址的指示标志位的状态置为旧状态；

所述输出MUX_REG通过所述输出选择调度器查询相应地址的地址标志位的状态为新状态的块状SRAM并获取读数据输出。

5.根据权利要求3或4所述的块状存储单元，其特征在于，所述输入MUX_REG利用所述写寄存器对获取到的写数据寄存一拍后选择控制写入其中一个块状SRAM中；所述输出MUX_REG利用所述读寄存器对获取到的读数据寄存一拍后输出。

6.根据权利要求5所述的块状存储单元，其特征在于，当所述输出MUX_REG连续两个周期从同一个块状SRAM中获取到读数据时，所述输出MUX_REG利用所述读寄存器对第一个周期获取到的读数据寄存一拍后输出、对第二个周期获取到的读数据直接输出。

7.根据权利要求3所述的块状存储单元，其特征在于，当出现读写同地址同周期的情况时，所述块状存储单元支持写穿透模式，所述输入MUX_REG将获取到的写数据直接传输所述输出MUX_REG输出，或者，所述输入MUX_REG利用所述写寄存器对获取到的写数据寄存一拍后传输到所述输出MUX_REG输出。

8.根据权利要求2所述的块状存储单元，其特征在于，当所述块状存储单元从普通工作模式切换至高速工作模式时，所述块状存储单元保留其中一个块状SRAM中的数据，并将保留数据的块状SRAM中所有地址的指示标志位都置为新状态，将另一个块状SRAM中所有地址的指示标志位都置为旧状态。

9.根据权利要求1所述的块状存储单元，其特征在于，

所述块状存储单元用于FPGA中，所述块状存储单元靠近所述FPGA内部的高速处理单元布设，所述高速接口总线连接所述高速处理单元，所述高速处理单元包括CPU和AI中的至少一种，所述普通接口总线连接所述FPGA内部的互连单元。

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