CN112752194B - 音频数据处理方法、dsp音频架构、设备及介质 - Google Patents

Abstract

本发明提供一种音频数据处理方法、DSP音频架构、设备及介质，DSP音频架构的译码单元根据预先划分的各时间片的时间顺序，对CODE SRAM存储的指令逐一译码，获得控制电信号控制搬运组件基于乒乓机制将DATA SRAM中存储的音频数据交替搬运到第一寄存器组或第二寄存器组；还控制运算单元并行对搬运到第一寄存器组或第二寄存器组的音频数据处理；并将并行处理所获得的处理结果共享到共享寄存器组或返回到DATA SRAM。本发明借助乒乓机制，将前后时间片内的音频数据交替搬运到第一寄存器组和第二寄存器组并行处理，在减小DSP音频架构面积的同时，确保音频数据的高效处理。

Description

音频数据处理方法、DSP音频架构、设备及介质

技术领域

本发明涉及音频处理技术领域，具体涉及一种基于DSP音频架构的音频数据处理方法、装置及介质。

背景技术

DSP(Digital Signal Processor数字信号处理器)架构，是用于数字信号处理的微处理器。而音频数据作为典型的数字信号，离不开DSP架构的处理。

请参照图1，当前对音频数据进行高效处理的DSP架构通常由多个DSRAM(dual-ported Static Random-Access Memory，双口的静态随机存取存储器)和单个SRAM(StaticRandom-Access Memory，静态随机存取存储器)组成，多个DSRAM用来存储数据，单个SRAM用来存储指令，由单个SRAM中的指令对多个DSRAM中的数据访问运算，实现音频数据的处理。并且，为了同时访问多个大内存空间的DSRAM，以对音频数据高效处理，SRAM存储较大的指令位宽，使得SARM具有较大的面积，导致DSP架构的面积增加；此外，多个DSRAM也会导致DSP架构的面积增加。如此一来，对于体积较小的音频处理设备，较大面积的DSP架构具有难以应用的缺陷。

因此，如何减小DSP架构的面积，并通过减小面积后的DSP架构高效处理音频数据，是当前亟待解决的技术问题。

发明内容

基于上述现状，本发明的主要目的在于提供一种基于DSP音频架构的音频数据处理方法、装置及介质，以通过寄存器组结合乒乓机制，实现减小DSP音频架构的面积并高效处理音频数据，便于DSP音频架构在体积较小的音频处理设备中的应用。

为实现上述目的，本发明采用的技术方案如下：

一种基于DSP音频架构的音频数据处理方法，所述DSP音频架构包括依次电连接的CODE SRAM、译码单元和运算单元，所述DSP音频架构还包括第一寄存器组、第二寄存器组、共享寄存器组、DATA SRAM和搬运组件；

所述译码单元分别与所述第一寄存器组、第二寄存器组、共享寄存器组、DATASRAM，以及搬运组件电连接；

所述搬运组件分别与所述第一寄存器组、第二寄存器组，以及DATA SRAM电连接；

所述运算单元分别与第一寄存器组、第二寄存器组以及共享寄存器组电连接；

所述音频数据处理方法包括以下步骤：

S100，所述译码单元根据预先划分的各个时间片的时间顺序，对所述CODE SRAM存储的指令逐一译码，获得控制电信号；

S200，所述译码单元根据所述控制电信号，控制所述搬运组件基于乒乓机制将所述DATA SRAM中存储的音频数据搬运到第一寄存器组或第二寄存器组，其中，所述搬运组件按照时间片划分的时间顺序与第一寄存器组和第二寄存器组交替对应；

S300，所述译码单元根据所述控制电信号控制所述运算单元，对搬运到所述第一寄存器组或第二寄存器组中的音频数据进行处理，其中，在所述搬运组件将所述DATA SRAM中存储的音频数据搬运到所述第一寄存器组时，所述运算单元并行对搬运到所述第二寄存器组中的音频数据进行处理，在所述搬运组件将所述DATA SRAM中存储的音频数据搬运到所述第二寄存器组时，所述运算单元并行对搬运到所述第一寄存器组中的音频数据进行处理；

S400，所述译码单元根据所述控制电信号，控制所述运算单元将并行处理所获得的处理结果基于所述控制电信号的关联标识，共享到所述共享寄存器组或经由所述处理结果对应的寄存器组返回到所述DATA SRAM，直到基于各个时间片译码所获得的控制电信号，对所述DATA SRAM中存储的音频数据均进行搬运和并行处理，获得最终处理结果返回到所述DATA SRAM。

优选地，所述步骤S400中，所述译码单元根据所述控制电信号，控制所述运算单元将并行处理所获得的处理结果基于所述控制电信号的关联标识，共享到所述共享寄存器组或经由所述处理结果对应的寄存器组返回到所述DATA SRAM包括：

S410，若所述关联标识为短时期标识，则所述译码单元根据所述控制电信号，控制所述运算单元将所述处理结果共享到所述共享寄存器组存储；

S420，若所述关联标识为长时期标识，且所述处理结果为对第一寄存器组的音频数据处理生成，则所述译码单元根据所述控制电信号，控制所述运算单元将所述处理结果经由第一寄存器组返回到所述DATA SRAM存储；

S430，若所述关联标识为长时期标识，且所述处理结果为对第二寄存器组的音频数据处理生成，则所述译码单元根据所述控制电信号，控制所述运算单元将所述处理结果经由第二寄存器组返回到所述DATA SRAM存储。

优选地，所述步骤S410之后，所述方法还包括：

所述译码单元根据所述控制电信号，控制所述共享寄存器将存储的所述处理结果返回到所述运算单元，以及控制将搬运到所述第一寄存器组或第二寄存器组中的音频数据传输到所述运算单元；

所述运算单元对返回的所述处理结果和传输的所述音频数据进行处理，生成新的处理结果执行步骤S410。

优选地，所述DSP音频架构还包括数据搬运信息SRAM，所述数据搬运信息SRAM与所述搬运组件通信连接，所述步骤S200包括：

S210，所述译码单元根据所述控制电信号，控制所述搬运组件基于所述数据搬运信息SRAM中存储的地址信息和读取数量信息，从所述DATA SRAM中读取音频数据，并将读取的音频数据基于乒乓机制搬运到所述第一寄存器组或第二寄存器组。

优选地，所述步骤S210中，所述控制所述搬运组件基于所述数据搬运信息SRAM中存储的地址信息和读取数量信息，从所述DATA SRAM中读取音频数据包括：

所述搬运组件基于所述地址信息，确定所述DATA SRAM中的起始读取地址，并以所述读取数量信息为偏移量，确定终止读取地址；

对所述DATA SRAM中从所述起始读取地址到所述终止读取地址范围内各个地址存储的音频数据进行读取。

优选地，所述步骤S400中，所述译码单元根据所述控制电信号，控制所述运算单元将并行处理所获得的处理结果，经由所述处理结果对应的寄存器组返回到所述DATA SRAM包括：

所述译码单元根据所述控制电信号，控制所述运算单元基于所述数据搬运信息SRAM中存储的写回数量信息，将所述处理结果写回到与所述处理结果对应的寄存器组组，并由所述搬运组件将写回到对应寄存器组的处理结果搬回所述DATA SRAM。

优选地，所述译码单元包括乒乓控制子单元，所述步骤S200包括：

若所述译码单元对所述CODE SRAM存储的指令进行译码，获得乒标识，则所述乒乓控制子单元根据所述乒标识，控制所述搬运组件基于所述乒乓机制将所述DATA SRAM中存储的音频数据搬运到第一寄存器组；

若所述译码单元对所述CODE SRAM存储的指令进行译码，获得乓标识，则所述乒乓控制子单元根据所述乓标识，控制所述搬运组件基于所述乒乓机制将所述DATA SRAM中存储的音频数据搬运到第二寄存器组。

本发明还提供一种DSP音频架构，所述DSP音频架构包括依次电连接的CODE SRAM、译码单元和运算单元，所述DSP音频架构还包括第一寄存器组、第二寄存器组、共享寄存器组、DATA SRAM和搬运组件；所述译码单元分别与所述第一寄存器组、第二寄存器组、共享寄存器组、DATA SRAM和搬运组件电连接；所述搬运组件分别与所述第一寄存器组、第二寄存器组，以及DATA SRAM电连接；所述运算单元分别与第一寄存器组、第二寄存器组以及共享寄存器组电连接；

所述CODE SRAM存储有程序指令，所述程序指令被所述译码单元译码时实现如上所述的音频数据处理方法。

本发明还提供一种音频处理设备，所述音频处理设备包含如上所述的DSP音频架构。

优选地，所述音频处理设备为麦克风、独立声卡声卡或音箱。

本发明还提供一种可读存储介质，所述可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如上所述的音频数据处理方法。

【有益效果】

DSP音频架构包括依次电连接的CODE SRAM、译码单元和运算单元，以及第一寄存器组、第二寄存器组、共享寄存器组、DATA SRAM和搬运组件；其中，译码单元分别与第一寄存器组、第二寄存器组、共享寄存器组、DATA SRAM，以及搬运组件电连接；搬运组件分别与第一寄存器组、第二寄存器组，以及DATA SRAM电连接；运算单元分别与第一寄存器组、第二寄存器组以及共享寄存器组电连接。在进行音频数据处理时，译码单元根据预先划分的各个时间片的时间顺序，对CODE SRAM存储的指令逐一译码，获得控制电信号；此后，译码单元依据控制电信号对搬运组件进行控制，控制其依据乒乓机制将DATA SRAM中存储的音频数据搬运到第一存储器组或第二存储器组；该搬运组件按照时间片划分的前后时间顺序分别与第一寄存器组和第二寄存器组交替对应，以将音频数据交替搬运到第一寄存器组和第二寄存器组；同时，译码单元还根据控制电信号控制运算单元，对搬运到第一寄存器组或第二寄存器组中的音频数据处理，在搬运组件将音频数据搬运到第一寄存器组的过程中，运算单元并行对搬运到第二寄存器组中的音频数据处理，而在搬运组件将音频数据搬运到第二寄存器组的过程中，运算单元并行对搬运到第一寄存器组中的音频数据处理；此外，译码单元还根据控制电信号控制运算将并行处理所获得的处理结果共享到共享寄存器组存储，在各个时间片译码得到的控制电信号，均对DATA SRAM中存储的音频数据进行搬运和并行处理后，完成音频数据的处理，得到最终处理结果返回到DATA SRAM。

以此，通过采用一个DATA SRAM存储音频数据，相比于现有技术的三个DSRAM，SRAM的面积减少到六分之一，由于新增的寄存器并不占面积，因此本实施例的设计大大减少了DSP音频架构的面积。另外，寄存器组中包含的寄存器数量相对较少，使得用于访问的指令位宽减小，并且，通过共享寄存器组对处理结果的暂存，在避免第一寄存器组和第二寄存器组频繁访问DATA SRAM的同时，依据DSP音频架构的寄存器数量设置具有合适操作数的寻址空间，也有利于访问指令位宽的减小；从而减少了用于存储指令的CODE SRAM的面积，有利于DSP音频架构的面积减小。同时，通过将第一寄存器组、第二寄存器组和存储音频数据的DATA SRAM结合，借助乒乓机制，将前后时间片内的音频数据交替搬运到第一寄存器组和第二寄存器组；其中，搬运组件对在后时间片需要处理的音频数据搬运到第一寄存器组时，运算单元对搬运到第二寄存器组中当前时间片需要处理的音频数据进行处理；即在当前时间片对搬运到寄存器组内的音频数据访问处理的同时，将下一个时间片内需要处理的音频数据搬运到另一个寄存器组中，供下一个时间片处理，实现音频数据搬运和音频数据处理的并行，有利于处理效率高。因此，本发明在减小DSP音频架构面积的同时，还确保了减小面积后的DSP音频架构对音频数据的高效处理。

本发明的其他有益效果，将在具体实施方式中通过具体技术特征和技术方案的介绍来阐述，本领域技术人员通过这些技术特征和技术方案的介绍，应能理解这些技术特征和技术方案带来的有益技术效果。

附图说明

以下将参照附图对本发明的优选实施方式进行描述。图中：

图1是现有技术中用于音频数据处理的DSP架构的结构示意图；

图2是本发明实施例中用于音频数据处理的DSP音频架构的一种结构示意图；

图3是本发明基于DSP音频架构的音频数据处理方法一种实施例的流程图；

图4是本发明基于DSP音频架构的音频数据处理方法中基于乒乓机制搬运音频数据的示意图；

图5是本发明实施例中用于音频数据处理的DSP音频架构的另一种结构示意图；

图6是本发明实施例中处理结果返回到DATA SRAM的处理流程示意图。

具体实施方式

需要说明的是，本发明中采用步骤编号(字母或数字编号)来指代某些具体的方法步骤，仅仅是出于描述方便和简洁的目的，而绝不是用字母或数字来限制这些方法步骤的顺序。本领域的技术人员能够明了，相关方法步骤的顺序，应由技术本身决定，不应因步骤编号的存在而被不适当地限制。

请参照图2，图2是本发明基于DSP音频架构的音频数据处理方法中，DSP音频架构的示意图。其中，DSP音频架构包括CODE SRAM、译码单元和运算单元，并且CODE SRAM、译码单元和运算单元之间电连接，译码单元对CODE SRAM中存储的指令进行译码，控制运算单元的运算。此外，DSP音频架构还包括第一寄存器组、第二寄存器组、共享寄存器组、用于存储音频数据的DATA SRAM和搬运组件。

译码单元分别与第一寄存器组、第二寄存器组、共享寄存器组、DATA SRAM、搬运组件电连接，以通过译码产生的控制电信号对第一寄存器组、第二寄存器组、DATA SRAM和搬运组件进行控制。搬运组件分别与第一寄存器组、第二寄存器组、DATA SRAM电连接，以依据控制电信号，将DATA SRAM中存储的音频数据交替搬运到第一寄存器组和第二寄存器组。此外，运算单元还分别与第一寄存器组、第二寄存器组以及共享寄存器组电连接，用以对搬运到第一寄存器组或第二寄存器组中的音频数据处理，得到处理结果共享到共享寄存器组。需要说明的是，图2中的虚线表示控制电信号的走向，实线中除了CODE SRAM到译码单元之间的实线表示指令数据的走向外，其他实线表示音频数据的走向。

进一步地，请参照图3，图3是本发明基于DSP音频架构的音频数据处理方法一种实施例的流程图，该方法包括如下步骤。

步骤S100，所述译码单元根据预先划分的各个时间片的时间顺序，对所述CODESRAM存储的指令逐一译码，获得控制电信号；

步骤S200，所述译码单元根据所述控制电信号，控制所述搬运组件基于乒乓机制将所述DATA SRAM中存储的音频数据搬运到第一寄存器组或第二寄存器组，其中，所述搬运组件按照时间片划分的时间顺序与第一寄存器组和第二寄存器组交替对应；

步骤S300，所述译码单元根据所述控制电信号控制所述运算单元，对搬运到所述第一寄存器组或第二寄存器组中的音频数据进行处理，其中，在所述搬运组件将所述DATASRAM中存储的音频数据搬运到所述第一寄存器组时，所述运算单元并行对搬运到所述第二寄存器组中的音频数据进行处理，在所述搬运组件将所述DATA SRAM中存储的音频数据搬运到所述第二寄存器组时，所述运算单元并行对搬运到所述第一寄存器组中的音频数据进行处理；

步骤S400，所述译码单元根据所述控制电信号控制所述运算单元将并行处理所获得的处理结果基于所述控制电信号的关联标识，共享到所述共享寄存器组或经由所述处理结果对应的寄存器组返回到所述DATA SRAM，直到基于各个时间片译码所获得的控制电信号，对所述DATA SRAM中存储的音频数据均进行搬运和并行处理，获得最终处理结果返回到所述DATA SRAM。

本实施例在减小DSP音频架构面积的同时，还确保了减小面积后的DSP音频架构对音频数据的高效处理。

首先，本实施例采用一个DATA SRAM存储音频数据，相比于现有技术的三个DSRAM，本实施例将SRAM的面积减少为六分之一，由于新增的寄存器并不占面积，因此本实施例的设计大大减少了DSP音频架构的面积。另外，第一寄存器组和第二寄存器组中包含的寄存器数量相对较少，使得用于访问的指令位宽减小；并且，通过共享寄存器组对处理结果的暂存，在避免第一寄存器组和第二寄存器组频繁访问DATA SRAM的同时，依据DSP音频架构的寄存器数量设置具有合适操作数的寻址空间，也有利于访问指令位宽的减小；从而减少了用于存储指令的CODE SRAM的面积，有利于DSP音频架构的面积减小。

其次，本实施例中的DSP音频架构通过将第一寄存器组、第二寄存器组、存储音频数据的DATA SRAM和搬运组件结合，借助乒乓机制，将前后时间片内的音频数据交替搬运到第一寄存器组和第二寄存器组。其中，搬运组件将在后时间片需要处理的音频数据搬运到第一寄存器组或第二寄存器组时，运算单元对此前搬运到第二寄存器组或第一寄存器组中需要在当前时间片处理的音频数据进行处理；实现在当前时间片对搬运到寄存器组内的音频数据访问处理的同时，将下一个时间片内需要处理的音频数据搬运到另一个寄存器组中，以在下一个时间片处理，实现音频数据搬运和音频数据处理的并行，有利于处理效率的提高。下面通过详细的举例进一步说明。

具体地，第一寄存器组和第二寄存器组中所包含寄存器的数量相同，举例而言，如均包含16个通用寄存器，或者32个通用寄存器等。同时，DSP音频架构设定有工作频率，本实施例依据寄存器数量和该工作频率，设定多个时间片。在不同的时间片内，搬运组件将音频数据搬运到不同的寄存器组，实现音频数据搬运和运算上的分时并行处理。举例而言，如设定工作频率98.304Mhz，且音频数据以48Khz的采样频率进行采样，则对每次采样的音频数据需要2048个时间周期才能处理完成。此时，对于包含16个通用寄存器的寄存器组，所划分的时间片为2048/16＝128个。

进一步地，译码单元依据划分的各个时间片的时间先后顺序，对CODE SRAM中存储的指令逐一译码，得到控制电信号，并根据逐一获得的译码电信号，对搬运组件进行控制，控制搬运组件将DATA SRAM中存储的音频数据借助乒乓机制交替搬运到第一寄存器组或第二寄存器组。其中，乒乓机制为将两个相同的对象作为缓冲区进行交替的写入和读取的机制。本实施例即将第一寄存器组和第二寄存器组作为缓冲区，通过乒乓机制将在前时间片内需要处理的音频数据搬运到第一寄存器组，再将下一个时间片内需要处理的音频数据搬运到第二寄存器组；以此，按照时间片的时间先后顺序实现将SRAM DATA中存储的音频数据在第一寄存器组和第二寄存器组之间循环交替搬运。

具体地，所述译码单元包括乒乓控制子单元，所述步骤S200包括：

步骤a1，若所述译码单元对所述CODE SRAM存储的指令进行译码，获得乒标识(电信号标识，例如高电平1或低电平0)，则所述乒乓控制子单元根据所述乒标识，控制所述搬运组件基于所述乒乓机制将所述DATA SRAM中存储的音频数据搬运到第一寄存器组；

步骤a2，若所述译码单元对所述CODE SRAM存储的指令进行译码，获得乓标识(电信号标识，例如低电平0或高电平1)，则所述乒乓控制子单元根据所述乓标识，控制所述搬运组件基于所述乒乓机制将所述DATA SRAM中存储的音频数据搬运到第二寄存器组。

进一步地，为了基于乒乓机制，将音频数据准确的搬运到第一寄存器组和第二寄存器组，在译码单元中设置有乒乓控制子单元，由乒乓控制子单元依据译码单元对CODESRAM中存储的指令译码所获得的标识类型，确定将音频数据搬运到第一寄存器组还是第二寄存器组。译码获得的标识类型包括乒标识和乓标识，且乒标识和乓标识均为电信号标识；例如以低电平0表示乒标识，以高电平1表示乒标识；或者以高电平1标识乒标识，以低电平0标识乓标识。预先设定标识与寄存器组之间的对应关系，如设定乒标识对应第一寄存器组，乓标识对应第二寄存器组。若译码所获得的标识为乒标识，则乒乓控制子单元根据该乒标识，控制搬运组件将DATA SRAM中存储的音频数据搬运到第一寄存器组；而若译码所获得的标识为乓标识，则乒乓控制子单元根据该乓标识，控制搬运组件将DATA SRAM中存储的音频数据搬运到第二寄存器组。需要说明的是，标识与寄存器组之间的对应关系，也可以设定为乒标识对应第二寄存器组，乓标识对应第一寄存器组，对此不做限制。

对于步骤S300，进一步地，译码所获得的控制电信号中包含有对运算单元进行控制的控制电信号，译码单元根据该类控制电信号，控制运算单元对搬运到第一寄存器或第二寄存器中的音频数据进行处理。

请参照图4，为一个具体例子，搬运组件对音频数据的搬运和运算单元对音频数据的运算为并行的过程，搬运组件在第1时间片将1～16clock需要处理的音频数据搬运到第一寄存器组的过程中，运算单元在第1时间片对此前搬运到第二寄存组内的音频数据进行处理；搬运组件在第2时间片将17～32clock需要处理的音频数据搬运到第二寄存器组的过程中，运算单元在第2时间片对第1时间片搬运到第一寄存组内的音频数据进行处理。同一时间片对音频数据按照实线和实现框所表示路线进行处理，如此循环，搬运组件基于时间片的时间顺序将音频数据交替搬运到第一寄存器组和第二寄存器组，运算单元基于时间片的时间顺序对搬运到第一寄存器组和第二寄存器组中的音频数据进行处理，并且搬运组件和运算单元在同一时间片内所操作的寄存器组不相同，如图2中的①和②所示，在①所表征的时间片内，搬运组件操作第一寄存器组，运算单元操作第二寄存器组；在②所表征的时间片内，搬运组件操作第二寄存器组，运算单元操作第一寄存器组。以此，实现搬运与运算的并行，提高音频数据的处理效率。

对于步骤S400，进一步地，运算单元对音频数据并行处理所获得的处理结果，依据控制电信号所携带的关联标识，由控制电信号控制共享到共享寄存器，或者控制经处理结果所对应的寄存器组DATA SRAM存储，以便于后续运算的调用。其中，关联标识为体现当前处理结果与后续所处理音频数据之间关联关系的标识，包含长时期标识和短时期标识。长时期标识表征距离当前时间相对较久远的周期所处理的音频数据与当前处理结果关联，如与当前处理周期后的第500个时间周期处理的音频数据关联，需要借助当前处理结果进行处理；短时期标识表征距离当前时间相对较近的周期所处理的音频数据与当前处理结果关联，如与当前处理周期后的第5个时间周期处理的音频数据关联，需要借助当前处理结果进行处理。并且，时间周期的远近可依据需求设定，如设定对于大于100的时间周期，添加长时期标识，而对于小于或等于100的时间周期，添加短时期标识。同时，为了确保短时期关联的处理结果均可存储到共享寄存器组，依据短时期所产生的不可覆盖的处理结果预先设定共享寄存器组的存储空间。当在短时期内所产生不可覆盖的处理结果越多，对共享寄存器组预先设定的存储空间越大，反之则越小。其中，针对共享寄存器组所设定的存储空间在指令译码运行过程中不支持更改，故需要在设计DSP音频架构时，先确定需要存储到共享寄存器组内的处理结果的数量，进而依据该数量准确设定共享寄存器组的存储空间大小。

需要说明的是，将处理结果经对应的寄存器组返回到DATA SRAM，同样由搬运组件搬运实现，但搬运组件对处理结果的搬运，与对生成该项处理结果的音频数据的搬运不在同一个时间片内实现，对处理结果的搬运滞后于对音频数据的搬运。并且，为了确保搬运组件基于乒乓机制将DATA SRAM中存储的音频数据交替搬运到第一寄存器组和第二寄存器组内，将第一寄存器组和第二寄存器组均划分为读空间和写空间。搬运组件通过分别操作读空间和写空间，实现将DATA SRAM中的数据搬运到第一寄存器组或第二寄存器组，以及将第一寄存器组和第二寄存器组中存储的处理结果写回到DATA SRAM；以此避免使用DSRAM来实现数据的读写，有利于DSP音频架构的面积减小。具体地，搬运组件在前一个时间片内将DATA SRAM存储的音频数据搬运到第一寄存器组的读空间，运算组件在后一个时间片对该音频数据进行处理得到处理结果若需要返回到DATA SRAM，则先返回到第一寄存器组的写空间；搬运组件在后一个时间片将DATA SRAM存储的音频数据搬运到第二寄存器组的读空间的同时，将返回到第一寄存器组的写空间内的处理结果搬回到DATA SRAM存储。以此，通过搬运组件将DATA SRAM中存器的音频数据交替搬运到第一寄存器组和第二寄存器组的同时，将处理结果搬回到DATA SRAM，实现音频数据的高效处理。

进一步地，划分在后时间片内的时间周期所处理的音频数据，若需要以在前时间片内音频数据的处理结果为基础，则依据处理结果存储的位置读取处理结果到运算单元参与运算，直到通过控制电信号对各个时间片搬运到第一寄存器组或第二寄存器组内的音频数据处理完成，得到最终处理结果返回到DATA SRAM存储。以此，通过寄存器组结合乒乓机制，实现交替搬运DATA SRAM内所存储音频数据，和运算单元的并行运算处理，在减少DSP音频架构面积的同时，确保了运算处理的效率。

进一步地，提出本发明音频数据处理方法另一实施例。

该音频数据处理方法另一实施例与上述音频数据处理方法的实施例的区别在于，所述步骤S400中，所述译码单元根据所述控制电信号，控制所述运算单元将并行处理所获得的处理结果基于所述控制电信号的关联标识，共享到所述共享寄存器组或经由所述处理结果对应的寄存器组返回到所述DATA SRAM包括：

步骤S410，若所述关联标识为短时期标识，则所述译码单元根据所述控制电信号，控制所述运算单元将所述处理结果共享到所述共享寄存器组存储；

步骤S420，若所述关联标识为长时期标识，且所述处理结果为对第一寄存器组的音频数据处理生成，则所述译码单元根据所述控制电信号，控制所述运算单元将所述处理结果经由第一寄存器组返回到所述DATA SRAM存储；

步骤S430，若所述关联标识为长时期标识，且所述处理结果为对第二寄存器组的音频数据处理生成，则所述译码单元根据所述控制电信号，控制所述运算单元将所述处理结果经由第二寄存器组返回到所述DATA SRAM存储。

进一步地，共享寄存器组包含的通用寄存器的数量可以与第一或第二寄存器组相同，也可以不同；如将第一寄存器组、第二寄存器组和共享寄存器组均设定为包含16个通用寄存器；或者将第一寄存器组和第二寄存器组设定为包含24个通用寄存器，而将共享寄存器组设定为包含8个通用寄存器。若经译码所得到的控制电信号携带有短时期标识，表示在后较近时期内处理的音频数据依赖于在前音频数据的处理结果时，则将在前音频数据的处理结果存储到共享寄存器组，供在后音频数据使用。具体地，关联标识以电信号标识的形式存在，例如以低电平0表示长时期标识，以高电平1表示短时期标识；或者，以高电平1表示长时期标识，以低电平0表示短时期标识。若CODE SRAM存储的指令经译码的控制电信号确定携带有短时期标识，则说明该指令对应处理的音频数据具有将处理结果存储到共享寄存器组的需求。此时，在经运算单元处理得到处理结果后，将处理结果共享到共享寄存器组存储。

更进一步地，若经译码的控制电信号确定携带有长时期标识，则说明该指令对应处理的音频数据具有将处理结果存储到DATA SRAM的需求；此时，依据该处理的音频数据所来源的寄存器组，由搬运组件将处理结果搬回到DATA SRAM。若处理的音频数据来源于第一寄存器组，则说明处理结果为对第一寄存器组的音频数据处理生成，从而将处理结果经由第一寄存器组返回到DATA SRAM存储。若当前处理的音频数据来源于第二寄存器组，则说明处理结果为对第二寄存器组的音频数据处理生成，从而将处理结果经由第二寄存器组返回到DATA SRAM存储。

进一步地，对于存储于共享寄存器组内的处理结果，在对后续与其具有相关性的音频数据处理时，将该存储于共享寄存器组内的处理结果返回到运算单元参与运算。具体地，在步骤S410之后，该方法还包括：

步骤b1，所述译码单元根据所述控制电信号控制将存储在所述共享寄存器中的所述处理结果返回到所述运算单元，以及控制将搬运到所述第一寄存器组或第二寄存器组中的音频数据传输到所述运算单元；

步骤b2，所述运算单元对返回的所述处理结果和传输的所述音频数据进行处理，生成新的处理结果执行步骤S410。

更进一步地，在对具有短时期关联关系的在后音频数据处理时，由译码单元译码所产生的控制电信号，控制将共享寄存器内存储的处理结果返回到运算单元。同时，控制将搬运到第一寄存器组或第二寄存器组的在后音频数据传输到运算单元。由运算单元结合处理结果对在后的音频数据处理，生成新的处理结果，依据译码所得到控制电信号的关联标识，共享到共享寄存器组或者经由对应的寄存器组返回到DATA SRAM，供后续对与该在后音频数据具有关联关系的音频数据进行处理。

本实施例在不同时间片内的音频数据之间具有关联关系时，对搬运到第一寄存器组的音频数据或搬运到第二寄存器组的音频数据进行处理得到的处理结果，存储到共享寄存器组或DATA SRAM，供在后处理音频数据的使用，实现结合共享寄存器组和DATA SRAM对处理结果进行存储，避免将处理结果全部经搬运组件返回至音频数据所来源的DATA SRAM，再由搬运组件从DATA SRAM中搬运到运算单元处理，节省了搬运资源，有利于快速获取处理结果使用。

进一步地，请参照图5，提出本发明音频数据处理方法又一实施例。

该音频数据处理方法又一实施例与上述音频数据处理方法的实施例的区别在于，所述DSP音频架构还包括数据搬运信息SRAM，所述数据搬运信息SRAM与所述搬运组件通信连接，所述步骤S200包括：

S210，所述译码单元根据所述控制电信号，控制所述搬运组件基于所述数据搬运信息SRAM中存储的地址信息和读取数量信息，从所述DATA SRAM中读取音频数据，并将读取的音频数据基于乒乓机制搬运到所述第一寄存器组或第二寄存器组。

更进一步地，为了搬运过程中寻址的简便化以及搬运的准确性，本实施例的DSP音频架构中还设置有数据搬运信息SRAM。该数据搬运信息SRAM中存储有表示搬运起始地址的地址信息、表示搬运数据数量的读取数量信息，以及表示返回数据数量的写回数据信息。译码单元根据控制电信号，控制搬运组件进行音频数据搬运过程中，搬运组件依据数据搬运信息SRAM中存储的地址信息和读取数量信息，确定DATA SRAM中当前需要搬运的音频数据，进而读取该需要搬运的音频数据，并搬运到第一寄存器组或第二寄存器组中。

具体地，所述步骤S210中，所述控制所述搬运组件基于所述数据搬运信息SRAM中存储的地址信息和读取数量信息，从所述DATA SRAM中读取音频数据包括：

步骤c1，所述搬运组件基于所述地址信息，确定所述DATA SRAM中的起始读取地址，并以所述读取数量信息为偏移量，确定终止读取地址；

步骤c2，对所述DATA SRAM中从所述起始读取地址到所述终止读取地址范围内各个地址存储的音频数据进行读取。

进一步地，数据搬运信息SRAM中的地址信息用于表示当前从DATA SRAM中搬运数据的起始地址，读取数量信息用于表示读取数据的个数。搬运组件在从DATA SRAM搬运音频数据时，按照地址信息对DATA SRAM进行寻址，确定读取的起始位置作为起始读取地址。并且，将读取数量信息作为偏移量，从起始读取地址开始，往后移动偏移量个地址，所指向的地址为当前从DATA SRAM中搬运数据的最后地址，将该地址作为终止读取地址。进而从起始读取地址开始，对DATA SRAM中存储的音频数据进行读取操作，直到读取到终止读取地址中存储的数据。例如，数据搬运信息SRAM设定为128*(12bit+4bit+4bit)，其中128为SRAM的深度，前面的12bit表示搬运的起始读取地址，中间的4bit表示读取数量信息，最后的4bit表示写回数量信息。若12bit＝210，4bit＝5，4bit＝6，则表示搬运的起始读取地址是210，由读取数量信息表示的读取数据个数是5，由写回数据信息表示的写回数据个数是6。故而将5作为偏移量，确定终止读取地址为214，从210～214的地址范围内读取出音频数据搬运到第一寄存器组或第二寄存器组的R0～R4，该R0～R4为第一寄存器组或第二寄存器组的读空间。

更进一步地，对于将经运算单元处理所得到的处理结果写回到DATA SRAM的写回操作，依据数据搬运信息SRAM中存储的写回数据信息实现。具体地，在步骤S400中，译码单元根据控制电信号，控制运算单元将并行处理所获得的处理结果，经由处理结果对应的寄存器组返回到DATA SRAM包括：

步骤d，所述译码单元根据所述控制电信号，控制所述运算单元基于所述数据搬运信息SRAM中存储的写回数量信息，将所述处理结果写回到与所述处理结果对应的寄存器组组，并由所述搬运组件将写回到对应寄存器组的处理结果搬回所述DATA SRAM。

进一步地，在运算单元对音频数据并行处理获得处理结果后，译码单元根据对CODE SRAM所存储指令译码所得到的控制电信号，对运算单元进行控制，控制运算单元将并行处理获得的处理结果，依据数据搬运信息SRAM中存储的写回数量信息，写回到当前处理音频数据所来源的寄存器组，进而由搬运组件搬运回到DATA SRAM。其中，由写回数量信息确定所需要写回的数据个数，并且写回到寄存器组时，以从高到低的寄存器编号顺序进行写回，该编号从高到低的寄存器为寄存器组的写空间。例如，对于上述写回6个数，若当前处理的音频数据所来源的寄存器组为第一寄存器组，则先将6个数依次写入到第一寄存器组中的R15～R9，该R15～R9即为第一寄存器组的写空间；再由搬运组件将写入到R15到R9中的处理结果搬回DATA SRAM存储，实现将后续较长时间周期内需要使用的处理结果进行存储。

请参照图6，在上述将数据搬运信息SRAM设定为128*(12bit+4bit+4bit)，其中128为SRAM的深度，前面的12bit表示搬运的起始读取地址，中间的4bit表示读取数量信息，最后的4bit表示写回数量信息，且12bit＝210，4bit＝5，4bit＝6的实施例中，第一寄存器组包含读空间A和写空间B，第二寄存器组包含读空间C和写空间D。搬运组件在第1时间片以210为起始读取地址，读取5个数据搬运到第一寄存器组的读空间A的R0～R4，运算单元在第1时间片对此前搬运到第二寄存组读空间C内的音频数据进行处理，得到处理结果。若该处理结果需要返回到DATA SRAM存储，则先将其写入到第二寄存器组的写空间D的R15～R9。搬运组件在第2时间片将17～32clock需要处理的音频数据搬运到第二寄存器组的读空间C，并将存储于第二寄存器组写空间D中R15～R9的6个数据，搬回到DATA SRAM；运算单元则在第2时间片对第1时间片搬运到第一寄存组读空间A内的音频数据进行处理，得到处理结果。

若该处理结果也需要返回到DATA SRAM，则将其写入到第一寄存器组的写空间B。如此循环，实现对DATA SRAM中存储音频数据的逐一处理。

需要说明的是，访问数据的个数和写回数据的个数可依据需求设定，且第一寄存器组以及第二寄存器组的写空间大小设定为与访问数据的个数一致，读空间大小设定为与写回数据的个数一致。如设定访问12个数据，写回2个数据；对于不需要写回数据的情形，则可设定写回数据个数为0。但考虑到寄存器组中通用寄存器数量所带来的数据处理个数限制，访问数据个数和写回数据个数之和不能超过通过寄存器的数量。即对于包含16个通用寄存器的寄存器组，两者之和不能超过16；而对于包含32个通用寄存器的寄存器组，两者之和不能超过32。

本实施例通过在数据搬运信息SRAM中设定搬运的起始地址，访问数据的个数，以及返回数据的个数，实现音频数据的准确读取以及处理结果的准确写回。

进一步地，为了体现图2所示的DSP音频架构相对于图1所示DSP音频架构在面积上的减小程度，以一具体实施例加以说明。在一具体实施例中，如需以R＝A+X*Y的指令形式访问4096*32bit的内存空间，其中，A、X、Y分别为来源于不同内存空间的数据，R为对A、X、Y数据进行运算所得到的运算结果。若采用如图1所示的DSP架构，则需要3个DSRAM分别存储A数据、X数据和Y数据。并且，对于3个DARAM的访问，分别需要12bit(2¹²＝4096)位宽的指令，将运算结果R的写回同样需要12bit位宽的指令；因而，在操作数为5bit的情况下，所需要的总位宽为5+12+12+12+12＝53bit。若音频数据的采样频率为48Khz，DSP架构的工作频率为98.304Mhz，则一个音频算法的时间周期为1/48＝20.8μs；2048个时钟周期的总共时间为：1/98.304/1000*2048＝20.8μs，故需要的指令空间大小为2048*53bit，即存储指令的SRAM空间大小为2048*53bit。

若采用图2所示的DSP音频架构对音频数据进行处理，将第一寄存器组、第二寄存器组和共享寄存器组均设定为包含16个通用寄存器的寄存器组A、寄存器组B和共享寄存器组C。此时，在操作数同样为5bit的情况下，所需要的总位宽为5+5+5+5+5＝25bit。并且，若音频数据的采样频率为48Khz，DSP音频架构的工作频率为98.304Mhz，则需要的存储指令的SRAM空间大小同样为2048*25bit。

因此，相对于图1所示的DSP架构，采用图2所示的DSP音频架构对音频数据进行处理，对于存储指令的SRAM，由2048*53bit的空间大小减小为2048*25bit的空间大小，故存储指令的SRAM面积减少了52.8％；并且图2中的DSP音频架构仅使用一个4096*32bit的SRAM存储音频数据，相对于图1中的3个DSRAM，因DSRAM的面积是SRAM面积的两倍，故存储音频数据的SRAM面积减少到17％。因此，通过存储指令的SRAM面积的减小，以及存储音频数据的SRAM的数量减少和面积减小，实现从整体上减小了DSP音频架构的面积。并且，因图2中的DSP音频架构由搬运组件采用乒乓机制，实现音频数据搬运和处理的并行，相对于图1中的DSP音频架构，其处理效率并没有降低，故在确定处理效率的基础上，实现DSP音频架构面积的减小。

本发明还提供一种DSP音频架构，包括依次电连接的CODE SRAM、译码单元和运算单元，所述DSP音频架构还包括第一寄存器组、第二寄存器组、共享寄存器组、DATA SRAM和搬运组件；所述译码单元分别与所述第一寄存器组、第二寄存器组、共享寄存器组、DATASRAM和搬运组件电连接；所述搬运组件分别与所述第一寄存器组，以及第二寄存器组电连接；所述运算单元分别与第一寄存器组、第二寄存器组以及共享寄存器组电连接；

所述CODE SRAM存储有程序指令，所述程序指令被所述译码单元译码时实现如上所述的音频数据处理方法。

本发明DSP音频架构的具体实施方式与上述音频数据处理方法各实施例基本相同，在此不再重复赘述。

本发明还提供一种音频处理设备，包括上述DSP音频架构。并且，音频处理设备可以是麦克风，也可以是独立声卡或者音箱。

本发明音频处理设备的具体实施方式与上述DSP音频架构各实施例基本相同，在此不再重复赘述。

本发明还提出一种可读存储介质，可读存储介质上存储有计算机程序，计算机程序被处理器执行时实现如上所述的音频数据处理方法。

本发明可读存储介质优选为计算机可读存储介质，其具体实施方式与上述基于DSP音频架构的音频数据处理方法各实施例基本相同，在此不再重复赘述。

本领域的技术人员能够理解的是，在不冲突的前提下，上述各优选方案可以自由地组合、叠加。

应当理解，上述的实施方式仅是示例性的，而非限制性的，在不偏离本发明的基本原理的情况下，本领域的技术人员可以针对上述细节做出的各种明显的或等同的修改或替换，都将包含于本发明的权利要求范围内。

Claims (11)

1.一种基于DSP音频架构的音频数据处理方法，所述DSP音频架构包括依次电连接的CODE SRAM、译码单元和运算单元，其特征在于，所述DSP音频架构还包括第一寄存器组、第二寄存器组、共享寄存器组、DATA SRAM和搬运组件；

所述译码单元分别与所述第一寄存器组、第二寄存器组、共享寄存器组、DATA SRAM，以及搬运组件电连接；

所述搬运组件分别与所述第一寄存器组、第二寄存器组，以及DATA SRAM电连接；

所述运算单元分别与第一寄存器组、第二寄存器组以及共享寄存器组电连接；

所述音频数据处理方法包括以下步骤：

S100，所述译码单元根据预先划分的各个时间片的时间顺序，对所述CODE SRAM存储的指令逐一译码，获得控制电信号；

S200，所述译码单元根据所述控制电信号，控制所述搬运组件基于乒乓机制将所述DATA SRAM中存储的音频数据搬运到第一寄存器组或第二寄存器组，其中，所述搬运组件按照时间片划分的时间顺序与第一寄存器组和第二寄存器组交替对应；

S300，所述译码单元根据所述控制电信号控制所述运算单元，对搬运到所述第一寄存器组或第二寄存器组中的音频数据进行处理，其中，在所述搬运组件将所述DATA SRAM中存储的音频数据搬运到所述第一寄存器组时，所述运算单元并行对搬运到所述第二寄存器组中的音频数据进行处理，在所述搬运组件将所述DATA SRAM中存储的音频数据搬运到所述第二寄存器组时，所述运算单元并行对搬运到所述第一寄存器组中的音频数据进行处理；

S400，所述译码单元根据所述控制电信号，控制所述运算单元将并行处理所获得的处理结果基于所述控制电信号的关联标识，共享到所述共享寄存器组或经由所述处理结果对应的寄存器组返回到所述DATA SRAM，直到基于各个时间片译码所获得的控制电信号，对所述DATA SRAM中存储的音频数据均进行搬运和并行处理，获得最终处理结果返回到所述DATA SRAM，其中，关联标识为体现当前处理结果与后续所处理音频数据之间关联关系的标识。

2.根据权利要求1所述的音频数据处理方法，其特征在于，所述步骤S400中，所述译码单元根据所述控制电信号，控制所述运算单元将并行处理所获得的处理结果基于所述控制电信号的关联标识，共享到所述共享寄存器组或经由所述处理结果对应的寄存器组返回到所述DATA SRAM包括：

S410，若所述关联标识为短时期标识，则所述译码单元根据所述控制电信号，控制所述运算单元将所述处理结果共享到所述共享寄存器组存储；

S420，若所述关联标识为长时期标识，且所述处理结果为对第一寄存器组的音频数据处理生成，则所述译码单元根据所述控制电信号，控制所述运算单元将所述处理结果经由第一寄存器组返回到所述DATA SRAM存储；

S430，若所述关联标识为长时期标识，且所述处理结果为对第二寄存器组的音频数据处理生成，则所述译码单元根据所述控制电信号，控制所述运算单元将所述处理结果经由第二寄存器组返回到所述DATA SRAM存储。

3.根据权利要求2所述的音频数据处理方法，其特征在于，所述步骤S410之后，所述方法还包括：

所述译码单元根据所述控制电信号，控制所述共享寄存器将存储的所述处理结果返回到所述运算单元，以及控制将搬运到所述第一寄存器组或第二寄存器组中的音频数据传输到所述运算单元；

所述运算单元对返回的所述处理结果和传输的所述音频数据进行处理，生成新的处理结果执行步骤S410。

4.根据权利要求1所述的音频数据处理方法，其特征在于，所述DSP音频架构还包括数据搬运信息SRAM，所述数据搬运信息SRAM与所述搬运组件通信连接，所述步骤S200包括：

S210，所述译码单元根据所述控制电信号，控制所述搬运组件基于所述数据搬运信息SRAM中存储的地址信息和读取数量信息，从所述DATA SRAM中读取音频数据，并将读取的音频数据基于乒乓机制搬运到所述第一寄存器组或第二寄存器组。

5.根据权利要求4所述的音频数据处理方法，其特征在于，所述步骤S210中，所述控制所述搬运组件基于所述数据搬运信息SRAM中存储的地址信息和读取数量信息，从所述DATASRAM中读取音频数据包括：

所述搬运组件基于所述地址信息，确定所述DATA SRAM中的起始读取地址，并以所述读取数量信息为偏移量，确定终止读取地址；

对所述DATA SRAM中从所述起始读取地址到所述终止读取地址范围内各个地址存储的音频数据进行读取。

6.根据权利要求4所述的音频数据处理方法，其特征在于，所述步骤S400中，所述译码单元根据所述控制电信号，控制所述运算单元将并行处理所获得的处理结果，经由所述处理结果对应的寄存器组返回到所述DATA SRAM包括：

所述译码单元根据所述控制电信号，控制所述运算单元基于所述数据搬运信息SRAM中存储的写回数量信息，将所述处理结果写回到与所述处理结果对应的寄存器组组，并由所述搬运组件将写回到对应寄存器组的处理结果搬回所述DATA SRAM。

7.根据权利要求1-6任一项所述的音频数据处理方法，其特征在于，所述译码单元包括乒乓控制子单元，所述步骤S200包括：

若所述译码单元对所述CODE SRAM存储的指令进行译码，获得乒标识，则所述乒乓控制子单元根据所述乒标识，控制所述搬运组件基于所述乒乓机制将所述DATA SRAM中存储的音频数据搬运到第一寄存器组；

若所述译码单元对所述CODE SRAM存储的指令进行译码，获得乓标识，则所述乒乓控制子单元根据所述乓标识，控制所述搬运组件基于所述乒乓机制将所述DATA SRAM中存储的音频数据搬运到第二寄存器组。

8.一种DSP音频架构，所述DSP音频架构包括依次电连接的CODE SRAM、译码单元和运算单元，其特征在于，所述DSP音频架构还包括第一寄存器组、第二寄存器组、共享寄存器组、DATA SRAM和搬运组件；所述译码单元分别与所述第一寄存器组、第二寄存器组、共享寄存器组、DATA SRAM和搬运组件电连接；所述搬运组件分别与所述第一寄存器组、第二寄存器组，以及DATA SRAM电连接；所述运算单元分别与第一寄存器组、第二寄存器组以及共享寄存器组电连接；

所述CODE SRAM存储有程序指令，所述程序指令被所述译码单元译码时实现如权利要求1-7任一项所述的音频数据处理方法。

9.一种音频处理设备，其特征在于，所述音频处理设备包含如权利要求8所述的DSP音频架构。

10.根据权利要求9所述的音频处理设备，其特征在于，所述音频处理设备为麦克风、独立声卡或音箱。

11.一种可读存储介质，其特征在于，所述可读存储介质上存储有程序指令，所述程序指令被译码单元执行时实现如权利要求1-7任一项所述的音频数据处理方法。

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