JP2005346908A - データピンを通じて受信された制御ビットを利用して、メモリ装置の動作特性を変更する方法と関連した装置及びシステム - Google Patents

Abstract

【課題】データピンを通じて受信された制御ビットを利用して、メモリ装置の動作特性を変更する方法と関連した装置及びシステムを提供する。
【解決手段】メモリセルアレイ、複数のデータ入出力ピン、及びそれぞれのデータ入出力ピンとそれぞれ結合された複数の入出力回路を備える集積回路メモリ装置である。入出力回路は、書き込み動作の間に、それぞれのデータ入出力ピンからメモリセルアレイに書き込まれるそれぞれのデータビットを受信するように構成され、読み取り動作の間に、メモリセルアレイからそれぞれのデータ入出力ピンに読み取られるそれぞれのデータビットを提供するように構成される。また、モードセット動作の間に、入出力回路は、それぞれのデータ入出力ピンを通じて受信されるそれぞれの制御ビットに応答して、その動作特性を変更するように構成される。また、関連した方法及びシステムが説明される。
【選択図】図３Ａ

Description

本発明は、集積回路装置に係り、特に集積回路メモリ装置、システムに関する。

図１に示すように、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置のような集積回路メモリ装置１１は、入出力バッファ３２−１ないし３２−ｎとそれぞれ結合される複数のデータ入出力ピン３０−１ないし３０−ｎを備える。また、それぞれの入出力バッファ３２−１ないし３２−ｎは、それぞれ入力回路１０−１ないし１０−ｎと出力回路２０−１ないし２０−ｎとを備える。したがって、書き込み動作の間に、データピン３０−１ないし３０−ｎからデータＤＱ−１ないしＤＱ−ｎをメモリセルアレイ４０に書き込む時、そして読み取り動作の間に、メモリセルアレイ４０からデータＤＱ−１ないしＤＱ−ｎを読み取る時、入出力バッファが使われる。

また、メモリ装置１１は、出力回路２０−１ないし２０−ｎの特性を設定するのに使われる単一のモードセット信号ＭＳＳを発生させるモードセットデコーダ３６を備える。特に、コマンドデコーダ３５により受信されるコマンド信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥは、読み取り動作、書き込み動作、またはモードセット動作を特定する。読み取り／書き込み動作の間に、アドレスバッファ３７でアドレスバスを通じて受信される信号ＡＤＤＲは、データが読み取り／書き込まれるメモリセルのアレイ４０を定義する。モードセット動作の間に、アドレスバスを通じて受信された信号ＡＤＤＲは、モードセットコードを定義する。モードセット動作の間に、受信されたモードセットコードに応答して、同一のモードセット信号ＭＳＳがあらゆる出力回路２０−１ないし２０−ｎに提供され、あらゆる出力回路２０−１ないし２０−ｎは、同一なモードの動作と設定される。しかし、単一のモードセット信号ＭＳＳは、それぞれの出力回路を独立的に制御できない。

図１で前述したように、図２の集積回路メモリ装置１２は、データ入出力ピン３０−１ないし３０−ｎとメモリセルアレイ４０との間にそれぞれ結合される入出力バッファ３２−１ないし３２−ｎを備える。また、それぞれのデータ入出力バッファ３２−１ないし３２−ｎは、それぞれ入力回路１０−１ないし１０−ｎと出力回路２０−１ないし２０−ｎとを備える。また、メモリ装置１２は、コマンドデコーダ３５、アドレスバッファ３６、及びモードセット制御器３８を備える。モードセット制御器３８は、それぞれの入出力バッファ３２−１ないし３２−ｎに対応するモードセットデコーダ３８−１ないし３８−ｎを備え、入出力バッファ３２−１ないし３２−ｎのそれぞれについて、独立したモードセット信号ＭＳＳ１ないしＭＳＳｎが発生する。したがって、入出力バッファの同一な特性についての独立した制御が提供されることができる。しかし、モードセット制御器３８とそれぞれの入出力バッファ３２−１ないし３２−ｎとの間の複数の独立したラインは、望ましくない。

また、独立的な出力ドライバーキャリブレーションが例として特許文献１に論議されており、その開示内容は、ここに参考資料としていずれも含まれる。特許文献１に論議されたように、出力バッファ回路についての多重ドライバーの特徴は、関連した必要な回路の増加なしに、独立的に調節されるか、またはキャリブレーションされることができる。中央制御論理回路は、ドライバーのキャリプレーションプロセスを初期化する。中央制御論理回路とそれぞれの出力ドライバーとの間に、直列通信リンクが提供される。直列通信リンクは、中央制御論理回路と多重出力ドライバーとの間を通信するのに必要なラインの数を減少させる。出力ドライバーは、一回に一つがキャリブレーションされ、その次のドライバーをキャリブレーションし始めるために、一つのドライバーから次のドライバーへのハンドオフがなされる。
米国特許第２０００／４９５６６号明細書

本発明が解決しようとする課題は、それぞれの入出力ピンを通じて伝送される信号の特性を独立的に制御できる集積回路メモリ装置及びシステムを提供するところにある。

本発明が解決しようとする他の課題は、それぞれの入出力ピンを通じて伝送される信号の特性を独立的に制御できる集積回路メモリ装置の動作方法を提供するところにある。

本発明の実施形態によれば、集積回路メモリ装置は、メモリセルアレイ、複数のデータ入出力ピン、データ入出力ピンとそれぞれ結合される複数の入出力回路を具備できる。入出力回路は、書き込み動作の間に、それぞれの入出力ピンからメモリセルアレイに書き込まれるそれぞれのデータビットを受信するように構成される。入出力回路は、読み取り動作の間に、メモリセルアレイからそれぞれの入出力ピンに読み取られるそれぞれのデータビットを提供するように構成される。また、入出力回路は、モードセット動作の間に、それぞれのデータ入出力ピンを通じて受信される制御ビットに応答して、その動作特性を変更するように構成される。

それぞれの入出力回路は、入力回路、出力回路、及びラッチ回路を具備できる。入力回路は、書き込み動作の間に、メモリセルアレイに書き込まれる対応する入出力ピンからのデータビットを受信し、モードセット動作の間に、それぞれのデータ入出力ピンを通じて受信される制御ビットを受信するように構成される。出力回路は、読み取り動作の間に、メモリセルアレイからそれぞれのデータ入出力ピンに読み取られるデータビットを提供するように構成される。ラッチ回路は、モードセット動作の間に、入力回路により受信された制御ビットをラッチするように構成される。

さらに詳細に、それぞれの入出力回路は、それぞれのラッチ回路にラッチされる制御ビットに応答して、それぞれの出力回路のドライバー強度を変更するように構成される。さらに、または代案として、それぞれの入出力回路は、それぞれのラッチ回路にラッチされる制御ビットに応答して、それぞれの出力回路の遅延を変更するように構成される。さらに、または代案として、それぞれの入出力回路は、それぞれのラッチ回路にラッチされる制御ビットに応答して、それぞれの入力回路の遅延を変更するように構成される。

それぞれの入出力回路は、モードセット動作の間に、それぞれのデータ入出力ピンを通じて受信されるそれぞれの制御ビットをラッチするように構成されるそれぞれのラッチ回路を具備できる。また、モードセットデコーダは、モードセット動作の間に、モードセットコードを受信するように構成される。モードセットデコーダは、モードセットコードに応答してラッチ信号を発生させるようにさらに構成され、ラッチ回路は、モードセット動作の間に、ラッチ信号に応答して、それぞれの入出力ピンを通じて受信される制御信号をラッチするように構成される。また、メモリ装置は、複数のアドレスピンを具備できる。書き込み動作の間に、複数のアドレスピンから受信された書き込みアドレスは、入出力回路から受信されたデータビットが書き込まれるメモリセルアレイの位置を定義できる。読み取り動作の間に、複数のアドレスピンから受信された読み取りアドレスは、データ入出力ピンに提供されるデータが読み取られるメモリセルアレイの位置を定義できる。モードセット動作の間に、モードセットコードは、複数のアドレスピンを通じてモードセットデコーダにより受信される。

本発明の追加的な実施形態によれば、メモリシステムは、集積回路メモリ装置及び集積回路メモリ装置に結合される制御器を具備できる。集積回路メモリ装置は、メモリセルアレイ、複数のデータ入出力ピン、及びそれぞれのデータ入出力ピンに結合される複数の入出力回路を具備できる。入出力回路は、書き込み動作の間に、メモリセルアレイに書き込みのために、それぞれのデータ入出力ピンからそれぞれのデータビットを受信するように構成される。また、入出力回路は、読み取り動作の間に、メモリセルアレイからそれぞれのデータ入出力ピンに読み取られるそれぞれのデータビットを受信するように構成され、入出力回路は、モードセット動作の間に、それぞれのデータ入出力ピンを通じて受信されるそれぞれの制御ビットに応答して、その動作特性を変更するように構成される。メモリ制御器は、書き込み動作の間に、メモリセルに書き込まれるデータビットをデータ入出力ピンに提供し、読み取り動作の間に、データ入出力ピンからデータビットを受信し、そしてモードセット動作の間に、入出力ピンに制御ビットを提供して入出力回路の動作特性を変更するように構成される。

さらに詳細に、入出力回路は、それぞれの入力回路、出力回路、及びラッチ回路を具備できる。入力回路は、書き込み動作の間に、メモリセルアレイに書き込まれるそれぞれのデータ入出力ピンからのそれぞれのデータビットを受信し、モードセット動作の間に、それぞれの入出力ピンを通じて受信されたそれぞれの制御ビットを受信するように構成される。出力回路は、読み取り動作の間に、メモリセルアレイからそれぞれのデータ入出力ピンに読み取られるデータビットを提供するように構成される。ラッチ回路は、モードセット動作の間に、入力回路により受信されたそれぞれの制御ビットをラッチするように構成される。

入出力回路は、それぞれのラッチ回路にラッチされた制御ビットに応答して、それぞれの出力回路のドライバー強度を変更できるように構成される。さらに、または代案として、入出力回路は、それぞれのラッチ回路にラッチされた制御ビットに応答して、それぞれの出力回路の遅延を変更するように構成される。さらに、または他の代案として、入出力回路は、それぞれのラッチ回路にラッチされた制御ビットに応答して、それぞれの入力回路の遅延を変更するように構成される。

入出力回路は、モードセット動作の間に、それぞれのデータ入出力ピンを通じて受信された制御ビットをラッチするように構成されるそれぞれのラッチ回路を具備できる。また、モードセットデコーダは、モードセット動作の間に、モードセットコードを受信し、モードセットコードに応答してラッチ信号を発生させるように構成される。ラッチ回路は、モードセット動作の間に、ラッチ信号に応答して、それぞれのデータ入出力ピンを通じて受信された制御ビットをラッチする。また、集積回路メモリ装置は、複数のアドレスピンを具備でき、書き込み動作の間に、複数のアドレスピンから受信された書き込みアドレスは、入出力回路から受信されたデータビットが書き込まれるメモリセルアレイの位置を定義する。読み取り動作の間に、複数のアドレスピンから受信された読み取りアドレスは、データ入出力ピンに提供されるデータビットが読み取られるメモリセルアレイの位置を定義でき、モードセット動作の間に、モードセットコードは、複数のアドレスピンを通じてモードセットデコーダにより受信される。

また、メモリシステムは、第２メモリセルアレイを備える第２集積回路メモリ装置、第２複数のデータ入出力ピン、及び第２複数の入出力回路を具備できる。第２複数の入出力回路は、第２集積回路メモリ装置のそれぞれのメモリ入出力ピンに連結され、第２複数の入出力回路は、書き込み動作の間に、第２メモリセルアレイに書き込むための第２複数のデータ入出力ピンのそれぞれの一つから出力されるそれぞれのデータビットを受信するように構成される。また、第２複数の入出力回路は、読み取り動作の間に、第２メモリセルアレイから第２複数のデータ入出力ピンのそれぞれの一つに読み取られるデータビットを提供するように構成される。第２複数の入出力回路は、モードセット動作の間に、それぞれのデータ入出力ピンから受信されたそれぞれの制御ビットに応答して、その動作特性を変更するように構成される。

本発明の追加的な実施形態によれば、集積回路メモリ装置は、メモリセルアレイ、複数のデータ入出力ピン、及びメモリセルアレイとそれぞれのデータ入出力ピンとの間に結合される複数の入出力回路を備える。このような集積回路メモリ装置の動作方法は、書き込み動作の間に、メモリセルアレイに書き込むために、それぞれの入出力回路でデータ入出力ピンからのデータビットを受信するステップを含む。データビットは、それぞれの入出力回路からデータ入出力ピンに提供され、読み取り動作の間に、データビットは、メモリセルアレイから読み取られる。また、モードセット動作の間に、入出力回路のうち少なくとも一つの動作特性は、それぞれのデータ入出力ピンを通じて受信された制御ビットに応答して変更される。

さらに詳細に、入出力回路は、それぞれの入力回路及び出力回路を具備できる。書き込み動作の間に、データビットを受信するステップは、それぞれの入力回路からデータビットを受信するステップを含み、読み取り動作の間に、データビットを供給するステップは、それぞれの出力回路からデータビットを供給するステップを含み、そして動作特性を変更するステップは、それぞれの入力回路から制御ビットを受信するステップを含む。

また、入出力回路は、それぞれのラッチ回路を具備でき、動作特性を変更するステップは、それぞれのラッチ回路に制御ビットをラッチするステップを含む。例えば、動作特性を変更するステップは、制御ビットに応答して、それぞれの出力回路のドライバー強度を変更するステップを含む。さらに、または代案として、動作特性を変更するステップは、制御ビットに応答して、それぞれの出力回路の遅延を変更するステップを含む。さらに、または代案として、動作特性を変更するステップは、制御ビットに応答して、それぞれの入力回路の遅延を変更するステップを含む。

また、入出力回路は、それぞれのラッチ回路を具備でき、動作特性を変更するステップは、それぞれのラッチ回路に制御ビットをラッチするステップを含む。さらに詳細に、動作特性を変更するステップは、モードセット動作の間に、モードセットコードを受信するステップ、モードセットコードに応答してラッチ信号を発生させるステップ、及びモードセット動作の間に、ラッチ信号に応答して、それぞれのデータ入出力ピンを通じて受信された制御ビットをラッチするステップを含む。集積回路メモリ装置は、複数のアドレスピンをさらに具備できる。書き込み動作の間に、書き込みアドレスは、データビットが書き込まれるメモリセルアレイの位置を定義する複数のアドレスピンから受信される。読み取り動作の間に、読み取りアドレスは、読み取られるメモリセルアレイの位置を定義する複数のアドレスピンから受信される。モードセット動作の間に、モードセットコードは、複数のアドレスピンを通じて受信される。

本発明のさらに他の追加的な実施形態によれば、集積回路メモリ装置は、メモリセルアレイ、複数のデータ入出力ピン、複数の入出力回路、及び複数のアドレスピンを具備でき、入出力回路は、メモリセルアレイとそれぞれのデータ入出力ピンとの間に結合される。書き込み動作の間に、このような集積回路メモリ装置を動作させるステップは、書き込みアドレスをアドレスピンに提供するステップ、及びメモリセルアレイに書き込まれる書き込みデータを入出力ピンに提供するステップを含み、書き込みアドレスは、書き込みデータが書き込まれるメモリセルアレイの位置を定義する。読み取り動作の間に、読み取りアドレスは、複数のアドレスピンを通じて提供され、そして読み取りデータは、入出力ピンから受信され、読み取りアドレスは、読み取りデータが読み取られるメモリセルアレイの位置を定義する。モードセット動作の間に、モードセットコードは、アドレスピンを通じて提供され、制御ビットは、それぞれの入出力ピンに提供される。また、それぞれの制御ビットは、それぞれの入出力回路の動作特性を定義する。例えば、動作特性は、それぞれの入出力回路のドライバー強度または遅延である。

本発明の他の追加的な実施形態によれば、集積回路メモリ装置は、メモリセルアレイ、複数のデータ入力ピン、及びそれぞれのデータ入力ピンと結合される複数の入出力回路を備える。入出力回路は、書き込み動作の間に、それぞれのデータ入力ピンからメモリセルアレイに書き込まれるデータビットを受信するように構成され、また入出力回路は、モードセット動作の間に、それぞれのデータ入力ピンを通じて受信される制御ビットに応答して、その動作特性を変更するように構成される。また、複数のデータ出力ピンは、それぞれの入出力回路を通じてメモリセルアレイに結合される。

入出力回路は、それぞれの入力回路、出力回路、及びラッチ回路を具備できる。それぞれの入力回路は、書き込み動作の間に、それぞれのデータ入力ピンからデータビットを受信し、モードセット動作の間に、それぞれのデータ入力ピンから制御ビットを受信するように構成される。それぞれの出力回路は、読み取り動作の間に、メモリセルアレイから読み取られるデータビットをそれぞれのデータ出力ピンに提供するように構成され、またそれぞれのラッチ回路は、モードセット動作の間に、それぞれの入力回路から制御ビットをラッチするように構成される。

例えば、入出力回路は、それぞれの制御ビットに応答して、それぞれの出力回路のドライバー強度を変更するように構成される。さらに、または代案として、入出力回路は、それぞれの制御ビットに応答して、それぞれの出力回路の遅延を変更するように構成される。さらに、または代案として、入出力回路は、それぞれの制御ビットに応答して、それぞれの入力回路の遅延を変更するように構成される。

入出力回路は、モードセット動作の間に、受信されたそれぞれの制御ビットをラッチするように構成されるそれぞれのラッチ回路を具備できる。また、モードセットデコーダは、モードセット動作の間に、モードセットコードを受信し、モードセットコードに応答してラッチ信号を発生させるように構成され、またラッチ回路は、モードセット動作の間に、ラッチ信号に応答してそれぞれの制御ビットをラッチするように構成される。また、書き込み動作の間に、複数のアドレスピンから受信される書き込みアドレスは、データビットが書き込まれるメモリセルアレイの位置を定義でき、モードセットコードは、モードセット動作の間に、複数のアドレスピンを通じてモードセットデコーダにより受信される。

本発明のさらに他の実施形態によれば、集積回路メモリ装置は、メモリセルアレイ、複数のデータ入力ピン、及びメモリセルアレイとそれぞれのデータ入力ピンとの間に結合される複数の入出力回路を備える。書き込み動作の間に、メモリセルアレイへの入力のために、データ入出力ピンからのデータビットは、それぞれの入出力回路から受信され、モードセット動作の間に、少なくとも一つの入出力回路の動作特性は、それぞれのデータ入力ピンを通じて受信された制御ビットに応答して変更される。

集積回路メモリ装置は、また、それぞれの入出力回路を通じてメモリセルアレイと連結される複数のデータ出力ピンを具備でき、データビットは、それぞれの入出力回路からデータ出力ピンに提供され、読み取り動作の間に、データビットは、メモリセルアレイから読み取られる。入出力回路は、それぞれの入力及び出力回路を具備でき、書き込み動作の間に、データビットを受信するステップは、それぞれの入力回路からデータビットを受信するステップを含む。また、読み取り動作の間に、データビットを提供するステップは、それぞれの出力回路からデータビットを提供するステップを含み、動作特性を変更するステップは、モードセット動作の間に、それぞれの入力回路から制御ビットを受信するステップを含む。

それぞれの入出力回路は、それぞれのラッチ回路を具備でき、動作特性を変更するステップは、モードセット動作の間に、それぞれのラッチ回路に制御ビットをラッチするステップを含む。例えば、動作特性を変更するステップは、制御ビットに応答して、それぞれの出力回路のドライバー強度を変更するステップを含む。さらに、または代案として、動作特性を変更するステップは、制御ビットに応答して、それぞれの出力回路の遅延を変更するステップを含む。さらに、または他の代案として、動作特性を変更するステップは、制御ビットに応答して、それぞれの入力回路の遅延を変更するステップを含む。

それぞれの入出力回路は、ラッチ回路を具備でき、動作特性を変更するステップは、ラッチ回路に制御ビットをラッチするステップを含む。さらに詳細に、動作特性を変更するステップは、モードセット動作の間に、モードセットコードを受信するステップ、モードセットコードに応答してラッチ信号を発生させるステップ、及びモードセット動作の間に、ラッチ信号に応答して、それぞれのデータ入出力回路を通じて受信された制御ビットをラッチするステップを含む。また、集積回路メモリ装置は、複数のアドレスピンを具備でき、書き込み動作の間に、書き込みアドレスは、データビットが書き込まれるメモリセルアレイの位置を定義し、複数のアドレスピンから受信される。モードセット動作の間に、モードセットコードは、複数のアドレスピンから受信される。

本発明による集積回路メモリ装置、システム及び動作方法は、入出力ピンを通じて入出力される信号の特性を独立的に制御できる。すなわち、所望のピンについての信号特性のみを制御することによって、動作マージンを最適化させ、最適のシステムを構成できる。また、複数個の特性制御が可能である。

本発明は、以下で本発明の実施形態が図示された添付された図面を参照して、さらに詳細に説明する。しかし、本発明が本明細書内に開示された実施形態に限定されると解釈されてはならない。かえって、このような実施形態は、このような開示を徹底、かつ完壁にし、この技術分野の当業者に発明の範囲を完全に伝達するために提供される。図面において、レイヤ及び領域の厚さは、明瞭性のために誇張されている。同一の数字は、本明細書内で同一の構成要素を指称する。本明細書内に使われたように、用語“及び／または”は、一つ以上の関連した目録化されたアイテムのいずれか一つ及びあらゆる組み合わせを含む。

本明細書内に使われた用語は、特定の実施形態を記述するための目的だけであり、本発明を限定するものではない。これは、本明細書内で、たとえ単数形態として使われたとしても、文脈上、明白に異なって指称していない限り、複数形態も含むためである。本明細書内に使われた用語“備える（ｃｏｍｐｒｉｓｅｓ）”及び／または“備える（ｃｏｍｐｒｉｓｉｎｇ）”は、記述された特徴、ステップ、動作、構成要素、及び／または成分の存在を明記したものであり、一つ以上の他の特徴、完全なもの、ステップ、動作、構成要素、及び／またはそれのグループの存在または追加の防止がないということも理解せねばならない。

構成要素が他の構成要素と“連結された”または“結合された”と記載されている場合、他の構成要素に直接的に連結されるか、または結合されるか、または介在する構成要素が存在できるということを理解せねばならない。逆に、構成要素が他の構成要素に“直接的に連結された”または“直接的に結合された”と記載されている場合、いかなる介在する構成要素も存在していない。本明細書内に、用語の第１、第２、などが多様な構成要素を記述するために使われるが、このような構成要素がこのような用語により限定されるものではないということを理解せねばならない。このような用語は、単に、一つの構成要素を他のものと区別させるために使われる。したがって、第１構成要素は、本発明の範囲から逸脱せずに第２構成要素を意味することもできる。

異なって定義していない限り、本明細書内に使われたあらゆる用語（技術的及び科学的用語を含む）は、本発明が属する技術分野の当業者であれば誰にも一般的に分かる同一な意味を有する。一般的に使われる辞書に定義されたこのような用語は、関連技術分野の文脈と関連して、一貫した意味を有すると解釈されるということを理解せねばならず、本明細書内に明白に定義されていない限り、理想的または非常に形式的な意味として解釈されないということを理解せねばならない。

本発明の実施形態による集積回路メモリ装置１１１は、図３Ａに示すように、メモリセルアレイ１１３、複数の入出力バッファ１１７−１ないし１１７−ｎ、複数の入出力ピン１１９−１ないし１１９−ｎ、アドレスバッファ１２１、モードセット制御器１２３、及びコマンドデコーダ１２６を具備できる。さらに詳細に、入出力バッファ１１７−１ないし１１７−ｎは、それぞれ入力回路１１５−１ないし１１５−ｎ、出力回路１２５−１ないし１２５−ｎ、及びラッチ１２７−１ないし１２７−ｎを具備できる。また、メモリセルアレイ１１３は、一つ以上のメモリセルのアレイ、ローデコーダ、カラムデコーダ、及び／または感知増幅器を具備できる。また、メモリ装置１１１は、ＤＲＡＭ装置である。

メモリ装置１１１の動作は、アドレス信号ＡＤＤＲ、クロック信号ＣＬＫ、及びコマンド信号（例えば、チップ選択信号／ＣＳ、ローアドレス信号／ＲＡＳ、カラムアドレス信号／ＣＡＳ、及び書き込みイネーブル信号／ＷＥ）を生成するメモリ制御器１５１により制御される。データ書き込み動作の間に、データビットＤＱ＜１＞ないしＤＱ＜ｎ＞は、データラインＤＬ−１ないしＤＬ−ｎを通じて、メモリ制御器１５１からメモリ装置１１１のそれぞれの入出力ピン１１９−１ないし１１９−ｎに提供される。データ読み取り動作の間に、データビットＤＱ＜１＞ないしＤＱ＜ｎ＞は、データラインＤＬ−１ないしＤＬ−ｎを通じて、メモリ装置１１１のそれぞれの入出力ピン１１９−１ないし１１９−ｎからメモリ制御器１５１に提供される。また、メモリ制御器１５１は、複数のメモリ装置のそれぞれにあるそれぞれのクロック／コマンド／アドレス入力に結合されるクロック／コマンド／アドレスバスのそれぞれのラインを通じて提供されるクロック信号ＣＬＫ、アドレス信号ＡＤＤＲ、及びコマンド信号（例えば、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ）で複数のメモリ装置の動作を制御できる。しかし、個別的なデータラインＤＬ−１ないしＤＬ−ｎは、メモリ制御器に結合されたそれぞれのメモリ装置のメモリ制御器と入出力ピン１１９−１ないし１１９−ｎとの間に提供され、その結果、データは、同一なクロック／コマンド／アドレス信号に応答して複数のメモリ装置に書き込まれ、それから読み取られる。

書き込み動作の間に、データビットＤＱ＜１＞ないしＤＱ＜ｎ＞は、データラインＤＬ−１ないしＤＬ−ｎを通じてそれぞれの入出力ピン１１９−１ないし１１９−ｎに提供される。コマンドデコーダ１２６から受信された書き込みコマンド信号、及びアドレスバッファ１２１から受信されたアドレス信号ＡＤＤＲに応答して、データビットＤＱ＜１＞ないしＤＱ＜ｎ＞は、それぞれの入力回路１１５−１ないし１１５−ｎにより受信されて、アドレス信号ＡＤＤＲにより定義されたアドレスに対応するメモリセルアレイ１１３のメモリセルに書き込まれる。

読み取り動作は、コマンドデコーダ１２６から受信された読み取りコマンド信号、及びアドレスバッファ１２１から受信されたアドレス信号ＡＤＤＲに応答して開始される。一旦読み取り動作が開始されれば、メモリセルアレイ１１３のメモリセルからのデータビット（アドレス信号ＡＤＤＲにより定義されたアドレスに対応する）は、それぞれの出力回路１２５−１ないし１２５−ｎ、入出力ピン１１９−１ないし１１９−ｎ、及びデータラインＤＬ−１ないしＤＬ−ｎを通じて、メモリ制御器１５１にデータビットＤＱ＜１＞ないしＤＱ＜ｎ＞として提供される。

モードセット動作は、モードセットコマンド信号を提供することによって（例えば、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥのように、いずれもローであるコマンド信号を提供することによって）、そして、読み取り及び書き込み動作の間に、アドレス信号ＡＤＤＲを提供するために使われるクロック／コマンド／アドレスバスのラインを通じて、モードセット制御器１２３にモードセットコードを提供することによって、メモリ制御器１５１により開始される。モードセット制御器１２３は、メモリ装置の他の動作を定義する他のモードセットコードをデコードできる。本発明の実施形態によれば、入出力特性のモードセットコードは、入出力特性のモードセット動作の間に、それぞれの入出力ピン１１９−１ないし１１９−ｎを通じて受信された制御ビットに応答して、入出力バッファ１１７−１ないし１１７−ｎの動作特性を変更するように定義される。

本発明の実施形態によれば、モードセット動作の間に、入出力特性モードセットコードがモードセット制御器１２３に提供され、それぞれの制御ビットは、データラインＤＬ−１ないしＤＬ−ｎ、データピン１１９−１ないし１１９−ｎ、及び入力回路１１５−１ないし１１５−ｎを通じてラッチ１２７−１ないし１２７−ｎの入力に提供される。入出力特性のモードセットコードに応答して、モードセット制御器１２３は、それぞれのラッチ１２７−１ないし１２７−ｎに印加されて、その内にそれぞれの制御ビットをラッチするモードセット信号を出力できる。それぞれのラッチ１２７−１ないし１２７−ｎは、その内にラッチされた制御ビットに応答して、それぞれの制御信号ＣＯＮ−１ないしＣＯＮ−ｎを出力する。図示したように、出力回路１２５−１ないし１２５−ｎの動作特性は、それぞれの制御信号ＣＯＮ−１ないしＣＯＮ−ｎの値に依存でき、制御信号ＣＯＮ−１ないしＣＯＮ−ｎは、それぞれの入力回路１１５−１ないし１１５−ｎまたは出力回路１２５−１ないし１２５−ｎに印加される。

例えば、制御信号ＣＯＮ−１ないしＣＯＮ−ｎは、出力回路１２５−１ないし１２５−ｎのそれぞれのドライバー強度及び／または遅延を決定するために、それぞれの出力回路に印加される。一方、制御信号ＣＯＮ−１ないしＣＯＮ−ｎは、入力回路１１５−１ないし１１５−ｎの動作特性を調節するために、それぞれの入力回路１１５−１ないし１１５−ｎに印加される。例えば、制御信号ＣＯＮ−１ないしＣＯＮ−ｎは、入力回路１１５−１ないし１１５−ｎのそれぞれの遅延を決定できる。また、単一のラッチ回路１２７及び制御信号ＣＯＮが、それぞれの入出力バッファ１１７について図示されているが、二つ以上の連続的に結合されたラッチがそれぞれの入出力バッファ１１７に提供され、その結果、二つの連続するモードセット動作の間に、二つ以上の制御ビットが連続的に受信され、それぞれの入出力バッファ１１７の二つ以上の動作特性を調節するために、二つ以上の制御信号が出力される。本発明の実施形態によれば、モードセット動作の間に、それぞれの入力回路１１５−１ないし１１５−ｎから受信された制御ビットは、それぞれの入力回路または関連した出力回路の動作特性の選択的変形を提供できる。

図３Ｂは、図３Ａのメモリ装置１１１についてのピン構成の例であり、図３Ｃは、ピンについての追加的な説明を提供するテーブルである。図示したように、メモリ装置は、二本の電源電圧ピンＶＤＤ、二本の基準電圧（例えば、接地）ピンＶＳＳ、クロックピンＣＬＫ、コマンドピン／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、１１本のアドレスピンＡ１ないしＡ１１、及び１６本のデータ入出力ピンＤＱ１ないしＤＱ１６を具備できる。メモリ装置１１１により行われる動作を定義するために、コマンド信号がメモリ制御器からコマンドピン／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥに提供される。書き込み動作の間に、１６ビットのデータがメモリ制御器からデータ入出力ピンＤＱ１ないしＤＱ１６に提供され、メモリ制御器からアドレスピンＡ１ないしＡ１１に提供されるアドレスにより定義されるメモリ装置１１１内のメモリセルにデータが書き込まれる。読み取り動作の間に、１６ビットのデータは、メモリ装置内のメモリセルからデータ入出力ピンＤＱ１ないしＤＱ１６に提供される。データビットを読み取るメモリセルは、メモリ制御器からアドレスピンＡ１ないしＡ１１に提供されるアドレスにより定義される。

モードセット動作の間に、アドレスピンＡ１ないしＡ１１から受信されたデータビットは、モードセットコードを定義できる。本発明の実施形態によれば、モードセットコードがアドレスピンＡ１ないしＡ１１から受信される時、それぞれのデータピンＤＱ１ないしＤＱ１６と関連した入出力バッファの動作特性は、モードセット動作の間に、データピンＤＱ１ないしＤＱ１６から受信されたデータに応答して調節される。

本明細書内で使われたように、ピンという用語は、他の装置、基板、及び／または回路ボードに電気的接続を提供する集積回路メモリ装置の任意の入力または出力構造を含むと定義される。例えば、ピンという用語は、デュアルインラインパッケージ（ＤＩＰ）、シングルインラインパッケージ（ＳＩＰ）、ピングリッドアレイ（ＰＧＡ）、クォードスモールアウトラインパッケージ（ＱＳＯＰ）等、フリップチップのソルダバンプ、ボールグリッドアレイ等、ワイヤーボンド、ボンディングパッド等を具備できる。

本発明の実施形態によれば、ラッチ１２７−１ないし１２７−ｎのそれぞれは、ラッチ１２７について図４に示すように実行できる。図示したように、ラッチ１２７は、ＮＭＯＳゲーティングトランジスタＴ２、Ｔ３、ＰＭＯＳゲーティングトランジスタＴ１、Ｔ４、インバータＩ１、Ｉ２を備えるラッチング回路Ｌ１、インバータＩ３、Ｉ４を備えるラッチング回路Ｌ２、及びインバータ１１９を具備できる。本発明の実施形態によれば、モードセット動作の間に、入力回路１１５からの制御ビットは、モードセット信号が論理ロー状態の間に、ゲーティングトランジスタＴ１、Ｔ３から最初に提供されて、制御ビットの論理状態の反転された状態が、インバータＩ３、Ｉ４を備えるラッチング回路Ｌ２の出力から出力される。制御ビットをゲーティングトランジスタＴ１、Ｔ３で維持する間に、モードセット信号は、論理ハイ状態に転換され、ゲーティングトランジスタＴ１、Ｔ３は、ターンオフされ、ゲーティングトランジスタＴ２、Ｔ４は、ターンオンされる。したがって、ラッチング回路Ｌ１の出力がラッチング回路Ｌ２の入力に伝送され、ラッチング回路Ｌ２の出力時、制御ビットの論理状態が制御信号ＣＯＮとして提供される。モードセット動作が完了する時、モードセット信号は、論理ロー状態に回復され、ラッチング回路Ｌ２の出力時、制御信号ＣＯＮは、ラッチされた状態に残っている。

モードセット信号が論理ロー状態の間に、ゲーティングトランジスタＴ１、Ｔ３は、オン状態であり、ゲーティングトランジスタＴ２、Ｔ４は、オフ状態であり、ラッチング回路Ｌ２の出力時、制御信号ＣＯＮは、入力回路からの入力に関係なくラッチされたままで残っている。モードセット信号を論理ロー状態から論理ハイ状態に転移することによって、入力回路からの新たな制御ビットが制御信号ＣＯＮとしてラッチされる。したがって、入出力バッファについての第１動作特性が、制御信号ＣＯＮの論理ロー状態に応答して提供され、入出力バッファについての第２動作特性が、制御信号ＣＯＮの論理ハイ状態に応答して提供される。例えば、それぞれの出力回路の第１及び第２遅延は、制御信号ＣＯＮの論理状態に依存して選択される。代案として、またはさらに、それぞれの出力回路の第１及び第２ドライバー強度は、制御信号ＣＯＮの論理状態に依存して選択される。他の代案として、またはさらに、それぞれの入力回路の第１及び第２遅延が、制御信号ＣＯＮの論理状態に依存して選択される。また、制御ビットが、メモリ制御器から入出力バッファ１１７−１ないし１１７−ｎのそれぞれの入力回路１１５−１ないし１１５−ｎに提供されるので、入出力バッファ１１７−１ないし１１７−ｎのそれぞれについての動作特性は、同一なモードセット動作の間に、個別的に決定されることができる。

本発明の特定の実施形態によれば、入出力バッファ１１７−１ないし１１７−ｎのそれぞれは、図１の入出力バッファ１１７Ａに示すように実行できる。例えば、入出力バッファ１１７Ａは、入力回路１１５Ａ、ラッチ１２７Ａ、及び出力回路１２５Ａを具備でき、出力回路１２５Ａは、遅延回路１６１Ａ及び出力ドライバー１６３Ａを具備できる。図５にさらに示すように、ラッチ１２７Ａにより発生する制御信号ＣＯＮＡは、遅延回路１６１Ａに印加されて、その遅延を調節できる。また、ラッチ１２７Ａは、図４について前述したように具現できる。

モードセット動作の間に、制御ビットが入出力ピン及び入力回路１１５Ａを通じてラッチ１２７Ａに提供され、制御ビットがモードセット制御器１２３からのモードセット信号に応答して、ラッチ１２７Ａにラッチされる。制御信号ＣＯＮＡは、その内にラッチされた制御ビットに応答して、ラッチ１２７Ａにより発生し、遅延回路１６１Ａの他の遅延は、制御信号ＣＯＮＡの他の値に応答して提供される。遅延回路１６１Ａは、例えば図６Ａないし図６Ｃに示すように具現できる。

遅延回路１６１Ａは、例えば図６Ａに示すように具現できる。特に、インバータＩ１１（プルアップトランジスタＴ１５及びプルダウントランジスタＴ１７を備える）及びインバータＩ１２（プルアップトランジスタＴ１５及びプルダウントランジスタＴ１７を備える）は、遅延回路１６１Ａの入力ＩＮと出力ＯＵＴとの間に直列に結合される。インバータＩ１１、Ｉ１２のそれぞれは、信号の一部伝播遅延を、それを通じて提供でき、このような伝播遅延は、トランジスタＴ１１、Ｔ１２、Ｔ１３、Ｔ１４及びロードレジスタＲ１、Ｒ２、Ｒ３、Ｒ４を備えるロード回路を使用して変化できる。また、キャパシタは、一つ以上のロードレジスタＲ１、Ｒ２、Ｒ３、Ｒ４に並列に提供される。

さらに具体的に、論理ハイ状態を有する制御信号ＣＯＮＡを提供することによって、比較的短い遅延が提供され、これにより、トランジスタＴ１１、Ｔ１２、Ｔ１３、Ｔ１４がターンオンされ、その結果、ロードレジスタＲ１、Ｒ２、Ｒ３、Ｒ４をバイパスする。ロードレジスタＲ１、Ｒ２、Ｒ３、Ｒ４をバイパスすることによって、ＲＣ（レジスタ−キャパシタ）時定数が減少して、遅延が減少できる。論理ロー状態を有する制御信号ＣＯＮＡを提供することによって、比較的長い遅延が提供され、これにより、トランジスタＴ１１、Ｔ１２、Ｔ１３、Ｔ１４がターンオフされ、ロードレジスタＲ１、Ｒ２、Ｒ３、Ｒ４が、インバータＩ１１、Ｉ１２と電源電圧ＶＤＤと基準電圧ＶＳＳとの間に結合される。ロードレジスタＲ１、Ｒ２、Ｒ３、Ｒ４を、インバータＩ１１、Ｉ１２と電源電圧ＶＤＤと基準電圧ＶＳＳとの間に結合することによって、遅延回路のＲＣ時定数が増加して、遅延が増加できる。反転制御信号／ＣＯＮＡは、インバータを使用して制御信号ＣＯＮＡを反転することによって提供される。

一方、遅延回路１６１Ａは、図６Ｂに示すように具現できる。特に、インバータＩ２１、Ｉ２２は、遅延回路１６１Ａの入力ＩＮと出力ＯＵＴとの間に直列に結合される。インバータＩ２１、Ｉ２２のそれぞれは、それを通じて信号の一部伝播遅延を提供でき、このような伝播遅延は、トランジスタＴ２１、Ｔ２２、ロードキャパシタＣ２１、Ｃ２２、及びロードレジスタＲ２１、Ｒ２２を備えるロード回路を使用して変化できる。また、レジスタは、一つ以上のロードキャパシタＣ２１、Ｃ２２に並列に提供される。

さらに具体的に、論理ハイ状態を有する制御信号ＣＯＮＡを提供することによって、比較的短い遅延が提供され、これにより、トランジスタＴ２１、Ｔ２２がターンオンされ、その結果、ロードキャパシタＣ２１、Ｃ２２をバイパスする。ロードキャパシタＣ２１、Ｃ２２をバイパスすることによって、ＲＣ時定数が減少して、遅延が減少できる。論理ロー状態を有する制御信号ＣＯＮＡを提供することによって、比較的長い遅延が提供され、これにより、トランジスタＴ２１、Ｔ２２がターンオフされ、ロードキャパシタＣ２１、Ｃ２２が、ロードレジスタＲ２１、Ｒ２２と共にインバータＩ２１、Ｉ２３の出力と基準電圧ＶＳＳとの間に直列に結合される。ロードキャパシタＣ２１、Ｃ２２をロードレジスタＲ２１、Ｒ２２と共に、インバータＩ２１、Ｉ２２の出力と基準電圧ＶＳＳとの間に直列に結合することによって、ＲＣ時定数が増加して、遅延が増加できる。

他の代案として、遅延回路１６１Ａは、図６Ｃに示すように具現できる。特に、インバータＩ３１、Ｉ３２は、遅延回路１６１Ａの入力ＩＮと出力ＯＵＴとの間に直列に結合される。インバータＩ３１、Ｉ３２のそれぞれは、それを通じて信号の一部伝播遅延を提供でき、このような伝播遅延は、トランジスタＴ３１、Ｔ３２及びロードキャパシタＣ３１、Ｃ３２を備えるロード回路を使用して変化できる。また、レジスタが、一つ以上のロードキャパシタＣ３１、Ｃ３２と直列に及び／または並列に提供される。

さらに具体的に、論理ロー状態を有する制御信号ＣＯＮＡを提供することによって、比較的短い遅延が提供され、これにより、トランジスタＴ３１、Ｔ３２がターンオフされ、その結果、ロードキャパシタＣ３１、Ｃ３２は、インバータＩ３１、Ｉ３２の出力から結合解除できる。ロードキャパシタＣ３１、Ｃ３２を結合解除することによって、ＲＣ時定数が減少して、遅延が減少できる。論理ハイ状態を有する制御信号ＣＯＮＡを提供することによって、比較的長い遅延が提供され、これにより、トランジスタＴ３１、Ｔ３２がターンオンされ、ロードキャパシタＣ３１、Ｃ３２が、インバータＩ３１、Ｉ３２の出力と基準電圧ＶＳＳとの間に結合される。ロードキャパシタＣ３１、Ｃ３２を、インバータＩ３１、Ｉ３２の出力と基準電圧ＶＳＳとの間に結合することによって、ＲＣ時定数が増加して、遅延が増加できる。

出力ドライバー１６３Ａは、例えば図６Ｄに示すようなドライバー回路を使用して具現できる。特に、ドライバー回路は、電源電圧ＶＤＤと基準電圧ＶＳＳとの間に直列に結合されたプルアップトランジスタＴ１３０及びプルダウントランジスタＴ１４０を具備できる。また、遅延回路１６１Ａからのデータ信号ＤＡＴＡは、トランジスタＴ１３０、Ｔ１４０の入力（例えば、ゲート電極）に提供され、出力信号ＤＱは、データ信号ＤＡＴＡに対して反転される。一つのドライバー回路（一つのプルアップトランジスタ及び一つのプルダウントランジスタを具備）が図６Ｄに示されているが、出力ドライバー１６３Ａは、二つ以上の直列に結合された出力ドライバーを具備できる。

本発明の追加的な実施形態によれば、入出力バッファ１１７−１ないし１１７−ｎのそれぞれは、図７の入出力バッファ１１７Ｂにより示されたように具現できる。入出力バッファ１１７Ｂは、例えば入力回路１１５Ｂ、ラッチ１２７Ｂ、及び出力回路１２５Ｂを具備でき、出力回路１２５Ｂは、遅延回路１６１Ｂ及び出力ドライバー１６３Ｂを具備できる。図７にさらに示すように、ラッチ１２７Ｂで発生した制御信号ＣＯＮＢは、遅延回路１６１Ｂに印加されて、それの遅延を調節できる。また、ラッチ１２７Ｂは、図４について前述したように具現できる。

モードセット動作の間に、入出力ピン及び入力回路１１５Ｂを通じてラッチ１２７Ｂに提供され、制御ビットは、モードセット制御器１２３からのモードセット信号に応答してラッチ１２７Ｂにラッチされる。制御信号ＣＯＮＢは、その内にラッチされた制御ビットに応答してラッチ１２７Ｂにより発生し、ドライバー回路１６３Ｂの他のドライバー強度が、制御信号ＣＯＮＢの他の値に応答して提供される。

ドライバー回路１６３Ｂは、例えば図８に示すように具現できる。特に、図８Ａのドライバー回路は、プルアップトランジスタＴ４１及びプルダウントランジスタＴ４２を備える主ドライバー回路と、プルアップトランジスタＴ４３、プルダウントランジスタＴ４４、及びイネーブル／ディセーブルトランジスタＴ４５、Ｔ４６を備える補助ドライバー回路とを具備できる。論理ロー状態を有する制御信号ＣＯＮＢを提供することによって、比較的低いドライバー強度が提供され、その結果、イネーブル／ディセーブルトランジスタＴ４５、Ｔ４６は、ターンオフされ、プルアップ及びプルダウントランジスタＴ４３、Ｔ４４は、電源電圧ＶＤＤ及び基準電圧ＶＳＳから結合解除される。論理ハイ状態を有する制御信号ＣＯＮＢを提供することによって、比較的高いドライバー強度が提供され、その結果、イネーブル／ディセーブルトランジスタＴ４５、Ｔ４６は、ターンオンされ、プルアップ及びプルダウントランジスタＴ４３、Ｔ４４は、それぞれ電源電圧ＶＤＤ及び基準電圧ＶＳＳに結合される。反転制御信号／ＣＯＮＢは、インバータを使用して制御信号ＣＯＮＢを反転することによって提供される。

制御信号ＣＯＮＢが論理ロー状態を有することによって、イネーブル／ディセーブルトランジスタＴ４５、Ｔ４６がターンオフされ、プルアップ及びプルダウントランジスタＴ４３、Ｔ４４は、電源電圧ＶＤＤ及び基準電圧ＶＳＳから連結解除される。したがって、論理ロー状態を有する入力信号ＩＮがプルアップトランジスタＴ４１をターンオンさせ、プルダウントランジスタＴ４２をターンオフさせ、これにより、出力信号ＯＵＴがプルアップトランジスタＴ４１を通じて電源電圧ＶＤＤにプルアップされる。また、プルアップトランジスタＴ４３がオン状態である間に、イネーブル／ディセーブルトランジスタＴ４５は、ターンオフされ、これにより、電流は、プルアップトランジスタＴ４３を通じて流れない。論理ハイ状態を有する入力信号ＩＮは、プルアップトランジスタＴ４１をターンオフさせ、プルダウントランジスタＴ４２をターンオンさせ、これにより、出力信号ＯＵＴがプルダウントランジスタＴ４２を通じて基準電圧ＶＳＳにプルダウンされる。また、プルダウントランジスタＴ４４がオン状態である間に、イネーブル／ディセーブルトランジスタＴ４６は、ターンオフされ、これにより、電流は、プルダウントランジスタＴ４４を通じて流れない。制御信号ＣＯＮＢが論理ロー状態を有することによって、追加的なドライバー回路（トランジスタＴ４３、Ｔ４４、Ｔ４５、Ｔ４６を具備）は、ディセーブリングされる。

制御信号ＣＯＮＢが論理ハイ状態を有することによって、イネーブル／ディセーブルトランジスタＴ４５、Ｔ４６がターンオンされ、これにより、プルアップ及びプルダウントランジスタＴ４３、Ｔ４４は、それぞれ電源電圧ＶＤＤ及び基準電圧ＶＳＳに結合される。したがって、論理ロー状態を有する入力信号ＩＮがプルアップトランジスタＴ４１、Ｔ４３をターンオンさせ、プルダウントランジスタＴ４２、Ｔ４４をターンオンさせ、これにより、出力信号ＯＵＴがプルアップトランジスタＴ４１、Ｔ４３及びイネーブル／ディセーブルトランジスタＴ４５を通じて、電源電圧ＶＤＤまでプルアップされる。論理ハイ状態を有する入力信号ＩＮは、プルアップトランジスタＴ４１、Ｔ４３をターンオフさせ、プルダウントランジスタＴ４２、Ｔ４４をターンオンさせ、これにより、出力信号ＯＵＴがプルダウントランジスタＴ４２、Ｔ４４及びイネーブル／ディセーブルトランジスタＴ４６を通じて、基準電圧ＶＳＳまでプルダウンされる。制御信号ＣＯＮＢが論理ハイ状態を有することによって、追加的なドライバー回路（トランジスタＴ４３、Ｔ４４、Ｔ４５、Ｔ４６を具備）は、イネーブリングされ、その結果、出力ドライバーのドライバー強度を増加させることができる。

さらに詳しくは、図８Ａの出力ドライバーの強度は、主及び補助ドライバー回路のチャンネル幅の関数である。例えば、主ドライバー回路のプルアップ及びプルダウントランジスタＴ４１、Ｔ４２は、比較的低い電流容量を提供するために、比較的狭いチャンネル幅を有し、補助ドライバー回路のトランジスタＴ４３、Ｔ４４、Ｔ４５、Ｔ４６は、比較的高い電流容量を提供するために、比較的広いチャンネル幅を有する。したがって、補助ドライバー回路がイネーブリングされる時、出力ドライバーは、比較的高いドライバー強度を提供でき、補助ドライバー回路がディセーブリングされる時、比較的低いドライバー強度を提供できる。

遅延回路１６１Ｂは、例えば図８Ｂに示した遅延回路を使用して実行できる。特に、遅延回路は、二つ以上の直列に結合されたインバータＩ１１１、Ｉ１１２を具備できる。それぞれのインバータは、それを通じて伝送される信号についての伝播遅延を提供できる。二つのインバータが図示されているが、遅延回路１６１Ｂは、一つのインバータ、または二つ以上のインバータが備えられることができる。

本発明のさらに他の実施形態によれば、入出力バッファ１１７−１ないし１１７−ｎのそれぞれは、図９の入出力バッファ１１７Ｃにより示されたように具現できる。入出力バッファ１１７Ｃは、入力回路１１５Ｃ、ラッチ１２７Ｃ、及び出力回路１２５Ｃを具備でき、入力回路１１５Ｃは、入力バッファ１１８Ｃ及びセットアップ／ホールド回路１２０Ｃを具備できる。さらに具体的に、セットアップ／ホールド回路１２０Ｃは、遅延回路１２２Ｃを具備できる。図９にさらに示すように、ラッチ１２７Ｃにより生成された制御信号ＣＯＮＣは、遅延回路１２２Ｃに印加されて、それの遅延を調節できる。また、ラッチ１２７Ｃは、図４について前述したように具現できる。

モードセット動作の間に、制御ビットは、入出力ピン及び入力回路１１５Ｃを通じてラッチ１２７Ｃに提供され、制御ビットは、モードセット制御器１２３からのモードセット信号に応答してラッチ１２７Ｃにラッチされる。制御信号ＣＯＮＣは、その内にラッチされた制御ビットに応答してラッチ１２７Ｃにより生成され、遅延回路１２２Ｃの他の遅延が制御信号ＣＯＮＣの他の値に応答して提供される。図６Ａないし図６Ｃと関連して、前述したように、遅延回路１２２Ｃが具現され、その遅延も変化できる。

本発明の実施形態によるモードセット動作のタイミングダイヤグラムが、図１０に示されている。図１０に示すように、モードセット動作は、コマンド信号／ＣＳ、／ＲＡＳ、／ＣＡＳのそれぞれが提供されることによって開始され、／ＷＥは、論理ロー状態でコマンドデコーダ１２６に提供され、モードセットコードＭＳＣは、モードセット制御器１２３に提供される。モードセットコードが提供されると共に、制御信号（すなわち、制御ビット）がデータ信号ＤＱ＜１＞ないしＤＱ＜ｎ＞として提供される。モードセットコードＭＳＣを受信することによって、モードセット制御器１２３は、ラッチ１２７−１ないし１２７−ｎのそれぞれに印加されるモードセット信号を生成する。

図１０に示すように、モードセットコードＭＳＣがモードセット制御器１２３から受信される時間、及びモードセット信号がラッチ１２７−１ないし１２７−ｎから受信される時間から内部伝播遅延がある。また、制御ビットがデータ信号ＤＱ＜１＞ないしＤＱ＜ｎ＞として印加されるから、制御ビットがラッチ１２７−１ないし１２７−ｎに印加されるまでの時間の間に、入力回路１１５−１ないし１１５−ｎを通じて類似している遅延がある。したがって、制御ビット及びモードセットコードは、ラッチに同時に印加され、その結果、制御ビットがそれぞれのラッチ内にラッチされて、制御信号ＣＯＮ−１ないしＣＯＮ−ｎを提供する。図１０に示すように、単一のモードセット動作の間に、制御ビットが入出力バッファ１１７−１ないし１１７−ｎのそれぞれについてラッチされ、モードセット動作の間に、他の制御信号値が他の入出力バッファについてラッチされる。

本発明の特定の実施形態によれば、入出力バッファ１１７−１ないし１１７−ｎのそれぞれは、図１１の入出力バッファ１１７Ｄに示すように具現できる。入出力バッファ１１７Ｄは、例えば入力回路１１５Ｄ、出力回路１２５Ｄ、及び二つの直列に結合されたラッチ１２７Ｄ、１２８Ｄを具備できる。また、出力回路１２５Ｄは、遅延回路１６１Ｄ及び出力ドライバー１６３Ｄを具備できる。図１１にさらに示すように、ラッチ１２７Ｄ、１２８Ｄは、遅延回路１６１Ｄの２ビット制御を提供するために使われるそれぞれの制御信号ＣＯＮＤ１、ＣＯＮＤ２を生成する。例えば、４遅延周期のうち一つが、制御信号ＣＯＮＤ１、ＣＯＮＤ２に応答して利用可能である。また、直列に連結されたラッチ１２７Ｄ、１２８Ｄのそれぞれは、図４について前述したように具現でき、同一なモードセット信号が両側のラッチに印加される。

モードセット動作の間に、第１制御ビットは、入出力ピン及び入力回路１１５Ｄを通じてラッチ１２８Ｄに提供され、第１制御ビットは、モードセット制御器１２３からの第１モードセット信号に応答してラッチ１２８Ｄにラッチされる。次いで、第２制御ビットが、入出力ピン及び入力回路１１５Ｄを通じてラッチ１２８Ｄに提供される。モードセット制御器１２３から提供されるモードセット信号に応答して、ラッチ１２８Ｄからの第１制御ビットは、ラッチ１２７Ｄにラッチされ、入力回路１１５Ｄからの第２制御ビットは、ラッチ１２８Ｄにラッチされる。したがって、二回のモードセット動作以後に、第１制御ビットがラッチ１２７Ｄにラッチされて第１制御信号ＣＯＮＤ１を提供でき、第２制御ビットがラッチ１２８Ｄにラッチされて第２制御信号ＣＯＮＤ２を提供できる。

遅延回路１６１Ｄは、例えば図１２に示すように具現できる。特に、インバータＩ１１１、Ｉ１１２は、遅延回路１６１Ｄの入力ＩＮと出力ＯＵＴとの間に直列に結合される。インバータＩ１１１、Ｉ１１２のそれぞれは、それを通じて信号の一部遅延を提供でき、このような伝播遅延は、トランジスタＴ１２１、Ｔ１２２、Ｔ１２３、Ｔ１２４及びロードレジスタＲ１２１、Ｒ１２２、Ｒ１２３、Ｒ１２４を備えるロード回路を使用して多様になりうる。また、キャパシタは、一つ以上のロードレジスタＲ１２１、Ｒ１２２、Ｒ１２３、Ｒ１２４と並列に提供される。

さらに具体的に、論理ハイ状態で制御信号ＣＯＮＤ１を提供することによって、比較的短い遅延がインバータＩ１１１に提供され、その結果、トランジスタＴ１２１、Ｔ１２２がターンオンされて、ロードレジスタＲ１２１、Ｒ１２２をバイパスする。ロードレジスタＲ１２１、Ｒ１２２をバイパスすることによって、ＲＣ時定数が減少でき、その結果、遅延が減少する。論理ロー状態で制御信号ＣＯＮＤ１を提供することによって、比較的長い遅延がインバータＩ１１１に提供され、その結果、トランジスタＴ１２１、Ｔ１２２がターンオフされ、ロードレジスタＲ１２１、Ｒ１２２をインバータと電源電圧ＶＤＤと基準電圧ＶＳＳとの間に連結させる。ロードレジスタＲ１２１、Ｒ１２２を、インバータと電源電圧ＶＤＤと基準電圧ＶＳＳとの間に連結させることによって、遅延回路のＲＣ時定数が増加でき、その結果、遅延が増加する。インバータを使用して制御信号ＣＯＮＤ１を反転することによって、反転制御信号／ＣＯＮＤ１が提供される。

類似に、論理ハイ状態で制御信号ＣＯＮＤ２を提供することによって、比較的短い遅延がインバータＩ１１２に提供され、その結果、トランジスタＴ１２３、Ｔ１２４がターンオンされて、ロードレジスタＲ１２３、Ｒ１２４をバイパスする。ロードレジスタＲ１２３、Ｒ１２４をバイパスすることによって、ＲＣ時定数が減少でき、その結果、遅延が減少する。論理ロー状態で制御信号ＣＯＮＤ２を提供することによって、比較的長い遅延がインバータＩ１１２に提供され、その結果、トランジスタＴ１２３、Ｔ１２４がターンオフされ、ロードレジスタＲ１２３、Ｒ１２４をインバータと電源電圧ＶＤＤと基準電圧ＶＳＳとの間に連結させる。ロードレジスタＲ１２３、Ｒ１２４を、インバータＩ１１２と電源電圧ＶＤＤと基準電圧ＶＳＳとの間に連結させることによって、遅延回路のＲＣ時定数が増加でき、その結果、遅延が増加する。インバータを使用して制御信号ＣＯＮＤ２を反転することによって、反転制御信号／ＣＯＮＤ２が提供される。

インバータＩ１１１、Ｉ１１２を提供するか、または異なる値を有するレジスタＲ１２１、Ｒ１２２及びレジスタＲ１２３、Ｒ１２４を提供することによって、制御信号ＣＯＮＤ１、ＣＯＮＤ２を使用して、四つの異なる遅延が選択される。また、キャパシタは、一つ以上のレジスタＲ１２１、Ｒ１２２、Ｒ１２３、Ｒ１２４に並列に提供される。また、図６Ｂの遅延回路は、トランジスタＴ２１、Ｔ２２の入力にそれぞれ提供される制御信号ＣＯＮＤ１、ＣＯＮＤ２と共に使われる。図６Ｃの遅延回路は、トランジスタＴ３１、Ｔ３２の入力にそれぞれ提供される制御信号ＣＯＮＤ１、ＣＯＮＤ２と共に使われる。

図１３は、図１１について前述したように、入出力バッファ内に二つのラッチを備える本発明の実施形態によるモードセット動作を示すタイミングダイヤグラムである。モードセット動作は、論理ロー状態でコマンド信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥのそれぞれをコマンドデコーダ１２６に提供することによって開始され、第１モードセットコードＭＳＣ１は、モードセット制御器１２３に提供される。第１モードセットコードが印加されると共に、第１制御信号（すなわち、制御ビット）は、データ信号ＤＱとして入力回路１１５Ｄに印加される。図１３の実施形態において、第１制御信号は、論理ハイ状態Ｈである。第１モードセットコードＭＳＣ１を受信することによって、モードセット制御器１２３は、ラッチ１２７Ｄ、１２８Ｄのそれぞれに印加されるモードセット信号を生成する。

図１３に示すように、モードセットコードＭＳＣ１がモードセット制御器１２３から受信される時間と、モードセット信号がラッチ１２７Ｄ、１２８Ｄから受信される時間との間に、内部伝播遅延がある。また、制御ビットがデータ信号ＤＱとして印加されるから、第１制御ビットがラッチ１２８Ｄに印加されるまでの時間の間に、入力回路１１５Ｄを通じて類似している遅延がある。したがって、第１制御ビット及び第１モードセットコードＭＳＣ１は、ラッチ１２８Ｄに同時に印加され、その結果、第１制御ビットは、ラッチ１２８Ｄにラッチされ、前記第１制御ビットにより最初に設定される制御信号ＣＯＮＤ２が提供される。図１３に示すように、制御信号ＣＯＮＤ２がラッチ１２７Ｄの入力として印加される。

第２モードセットコードＭＳＣ２（第１モードセットコードＭＳＣ１と同一なコーディングを有する）は、モードセット制御器１２３に提供され、第２制御信号（すなわち、制御ビット）が同時にデータ信号ＤＱとして入力回路１１５Ｄに印加される。図１３の実施形態において、第２制御信号は、論理ロー状態Ｌである。第２モードセットコードＭＳＣ２を受信することによって、モードセット制御器１２３は、ラッチ１２７Ｄ、１２８Ｄのそれぞれに印加されるモードセット信号を生成する。

図１３に示すように、第２モードセットコードＭＳＣ２がモードセット制御器１２３から受信される時間、及びモードセット信号がラッチ１２７Ｄ、１２８Ｄから受信される時間から、内部伝播遅延がある。また、第２制御ビットがデータ信号ＤＱとして印加されるから、第２制御ビットがラッチ１２８Ｄに印加されるまでの時間の間に、入力回路１１５Ｄを通じて類似している遅延がある。第１制御ビットは、ラッチ１２８Ｄに最初にラッチされて、ラッチ１２７ＤにＣＯＮＤ２として印加される。第２モードセットコードＭＳＣ２がラッチ１２７Ｄに印加される時、ラッチ１２８Ｄからの第１制御ビットは、第１制御ビットにより設定される制御信号ＣＯＮＤ１を提供するために、ラッチ１２７Ｄにラッチされる。また、第２制御ビット及び第２モードセットコードＭＳＣ２がラッチ１２８Ｄに印加され、その結果、第２制御ビットが第２制御ビットにより設定される制御信号ＣＯＮＤ２を提供するために、ラッチ１２８Ｄにラッチされる。

図１１ないし図１３について前述したように、二つの直列に連結されたラッチが二つの制御信号を提供するために、それぞれの入出力バッファ１１７−１ないし１１７−ｎに提供される。さらに詳しくは、二つの制御信号ＣＯＮＤ１、ＣＯＮＤ２が、出力回路の遅延のような動作特性の４つの異なるレベルを提供できる。一方、二つの制御信号が、異なる動作特性のバイナリ制御を提供できる。

図１４に示すように、入出力バッファ１１７Ｅは、入力回路１１５Ｅ、ラッチ１２７Ｅ、１２８Ｅ、及び遅延回路１６１Ｅと出力ドライバー１６３Ｅとを備える出力回路１２５Ｅを具備できる。制御信号ＣＯＮＥ１は、図５及び図６Ａないし図６Ｃについて前述したように、遅延回路１６１Ｅの遅延についてのバイナリ制御を提供できる。制御信号ＣＯＮＥ２は、図７及び図８Ａについて前述したように、出力ドライバー１６３Ｅのドライバー強度についてのバイナリ制御を提供できる。

図１５に示すように、入出力バッファ１１７Ｆは、入力回路１１５Ｆ、ラッチ１２７Ｆ、１２８Ｆ、及び遅延回路１６１Ｆと出力ドライバー１６３Ｆとを備える出力回路１２５Ｆを具備できる。制御信号ＣＯＮＦ１は、出力回路の動作特性についてのバイナリ制御を提供でき、制御信号ＣＯＮＦ２は、入力回路１１５Ｆの動作特性についてのバイナリ制御を提供できる。制御信号ＣＯＮＦ１は、例えば図５及び図６Ａないし図６Ｃについて前述したように、遅延回路１６１Ｆの遅延についてのバイナリ制御、または図７及び図８Ａについて前述したように、出力ドライバー１６３Ｆのドライバー強度についてのバイナリ制御を提供できる。バイナリ制御信号ＣＯＮＦ２は、図９で前述したように、入力回路１１５Ｆのセットアップ／ホールド回路の遅延のバイナリ制御を提供できる。

図３Ａについて前述したように、同一な入出力バッファ１１７の入力回路１１５及び出力回路１２５は、共有する入出力ピン１１９に連結される。本発明の実施形態による集積回路メモリ装置は、また、独立的な入力及び出力ピンと共に具現できる。

図１６に示すように、メモリ装置１１１’は、コマンドデコーダ１２６’、モードセット制御器１２３’、アドレスバッファ１２１’、メモリセルアレイ１１３’、入出力バッファ１１７−１’ないし１１７−ｎ’、データ入力ピン１１９−１’ないし１１９−ｎ’（データ入力ＤＩＱ＜１＞ないしＤＩＱ＜ｎ＞を受信するために構成される）、及びデータ出力ピン１２０−１’ないし１２０−ｎ’（データ出力ＤＯＱ＜１＞ないしＤＯＱ＜ｎ＞を提供するために構成される）を具備できる。それぞれの入出力バッファ１１７−１’ないし１１７−ｎ’は、それぞれのラッチ１２７−１’ないし１２７−ｎ’、出力回路１２５−１’ないし１２５−ｎ’（データ出力ピン１１９−１’ないし１１９−ｎ’に連結される）、及び入力回路１１５−１’ないし１１５−ｎ’（データ入力ピン１２０−１’ないし１２０−ｎ’に連結される）を具備できる。また、メモリ装置１１１’は、ＳＲＡＭである。

図１６のラッチ１２７−１’ないし１２７−ｎ’、出力回路１２５−１’ないし１２５−ｎ’、及び入力回路１１５−１’ないし１１５−ｎ’は、図３Ａについて前述したように動作する。したがって、それぞれの制御ビットがそれぞれのラッチ１２７−１’ないし１２７−ｎ’に制御ビットをラッチするために、データ入力ピン１１９−１’ないし１１９−ｎ’に印加される間、同一なモードセット信号がラッチ１２７−１’ないし１２７−ｎ’について印加される。一旦モードセット動作が完了すれば、制御信号ＣＯＮ−１’ないしＣＯＮ−ｎ’がそれぞれの制御ビットにより設定される。したがって、それぞれの制御信号ＣＯＮ−１’ないしＣＯＮ−ｎ’が、それぞれの入出力バッファ１１７−１’ないし１１７−ｎ’の動作特性についてのバイナリ制御を提供できる。制御信号は、例えば出力回路の遅延のバイナリ制御、出力回路のドライバー強度、及び／または入力回路の遅延を提供できる。二つの直列に連結されたラッチがそれぞれの入出力バッファ内に提供されれば、４−ウェイ制御がそれぞれの入出力バッファの動作特性について提供されるか、またはバイナリ制御がそれぞれの入出力バッファの二つの動作特性について提供される。

図１７は、本発明の実施形態によるメモリ制御器１５１、及び複数の集積回路メモリ装置１１１−１ないし１１１−ｎを有するメモリモジュール１５２を備えるメモリシステムを示す。図１７に示すように、同一なアドレスバスＡＤＤＲＥＳＳは、メモリ制御器１５１とそれぞれのメモリ装置１１１−１ないし１１１−ｎとの間に連結される。アドレスバスは、アドレス信号（例えば、ＡＤＤＲ）をメモリ装置に伝送するために使われるアドレスライン、クロック信号（例えば、ＣＬＫ）を伝送するために使われるクロックライン、及びコマンド信号（例えば、／ＣＳ、／ＲＡＳ、／ＣＡＳ、及び／または／ＷＥ）を伝送するために使われるコマンドラインを具備できる。

逆に、それぞれのデータバスＤＡＴＡ−１ないしＤＡＴＡ−ｎが、メモリ制御器１５１とそれぞれのメモリ装置１１１−１ないし１１１−ｎとの間に提供される。若し、メモリ装置１１１−１ないし１１１−ｎが、図３Ａのメモリ装置１１１について前述したように具現されれば、それぞれのデータバスＤＡＴＡ−１ないしＤＡＴＡ−ｎは、入出力データＤＱ＜１＞ないしＤＱ＜ｎ＞を伝送する複数のデータラインを具備できる。若し、メモリ装置１１１−１ないし１１１−ｎが、図１６のメモリ装置１１１´について前述したように具現されれば、それぞれのデータバスＤＡＴＡ−１ないしＤＡＴＡ−ｎは、入力データＤＩＱ＜１＞ないしＤＩＱ＜ｎ＞を伝送する複数のデータライン、及び出力データＤＯＱ＜１＞ないしＤＯＱ＜ｎ＞を伝送する複数のデータラインを具備できる。データバスＤＡＴＡ−１ないしＤＡＴＡ−ｎは、それぞれのデータストロボライン及び／またはデータマスクラインのような追加的なラインを具備できる。

データ読み取り動作の間に、データ読み取りコマンドは、メモリ制御器１５１によりアドレスバスＡＤＤＲＥＳＳを経て、それぞれのメモリ装置１１１−１ないし１１１−ｎに伝送される。また、アドレス信号は、アドレスバスのアドレスラインを経てメモリ装置１１１−１ないし１１１−ｎに伝送されて、データが読み取られるメモリ装置のメモリセルを識別できる。データ読み取りコマンド及びアドレスバスＡＤＤＲＥＳＳを経て受信されるアドレス信号に応答して、それぞれのメモリ装置１１１−１ないし１１１−ｎは、それぞれのデータバスＤＡＴＡ−１ないしＤＡＴＡ−ｎを経て、メモリ制御器１５１にデータを伝送できる。したがって、同一な読み取り動作の間に、複数のメモリ装置からデータが読み取られる。

データ書き込み動作の間に、データ書き込みコマンドは、メモリ制御器１５１によりアドレスバスＡＤＤＲＥＳＳを経て、それぞれのメモリ装置１１１−１ないし１１１−ｎに伝送される。また、アドレス信号は、アドレスバスのアドレスラインを経てメモリ装置１１１−１ないし１１１−ｎに伝送されて、データが書き込まれるメモリ装置のメモリセルを識別でき、メモリ装置に書き込まれるデータは、それぞれのデータバスＤＡＴＡ−１ないしＤＡＴＡ−ｎを経て提供される。データ書き込みコマンド、アドレス信号、及びデータバスを経てメモリ制御器１５１に提供されるデータに応答して、同一な書き込み動作の間に、メモリ装置は、メモリ制御器から受信されたデータを書き込む。

モードセット動作の間に、モードセットコマンド及びモードセットコードは、メモリ制御器１５１によりアドレスバスＡＤＤＲＥＳＳを経て、それぞれのメモリ装置１１１−１ないし１１１−ｎに伝送される。また、制御ビットは、メモリ制御器１５１によりデータバスＤＡＴＡ−１ないしＤＡＴＡ−ｎを経て、それぞれのメモリ装置１１１−１ないし１１１−ｎのデータ入力に提供される。モードセットコマンド、モードセットコード、及び制御ビットに応答して、メモリ装置は、それの入出力回路の動作特性を変形できるが、それぞれのメモリ装置のそれぞれの入出力回路の動作特性であるデータバスを経て受信されるそれぞれの制御ビットにより定義される。

本発明は、例示的な実施形態を参照して具体的に図示されて記述されたが、この技術分野の当業者であれば、特許請求の範囲に定義された本発明の思想及び範囲を逸脱せずに、形態と詳細な事項についての多様な変形が可能であるということを理解せねばならない。

本発明は、集積回路装置分野に係り、特に、集積回路メモリ装置、システム分野に利用できる。

従来技術による第１集積回路メモリ装置を示すブロック図である。 従来技術による第２集積回路メモリ装置を示すブロック図である。 本発明の実施形態による集積回路メモリ装置及びメモリ制御器を示すブロック図である。 本発明の実施形態によるメモリ装置についてのピン構成を示す図である。 本発明の実施形態によるメモリ装置のピンについて説明する表を示す図である。 本発明の実施形態によるラッチを示す図である。 本発明の実施形態による入出力バッファを示す図である。 本発明の実施形態による遅延回路を示す図である。 本発明の実施形態による遅延回路を示す図である。 本発明の実施形態による遅延回路を示す図である。 出力ドライバーを示す図である。 本発明の追加的な実施形態による入出力バッファについてのブロック図である。 本発明の実施形態によるドライバー回路を示す図である。 遅延回路を示す図である。 本発明の実施形態による入出力バッファを示すブロック図である。 本発明の実施形態によるモードセット動作を示すタイミング図である。 本発明の他の実施形態による入出力バッファを示すブロック図である。 本発明の実施形態による遅延回路を示す図である。 本発明の実施形態によるモードセット動作を示すタイミング図である。 本発明のさらに他の実施形態による入出力バッファを示すブロック図である。 本発明のさらに他の実施形態による入出力バッファを示すブロック図である。 本発明の追加的な実施形態による集積回路メモリ装置を示すブロック図である。 本発明の実施形態による複数のメモリ装置を備えるメモリシステムを示すブロック図である。

符号の説明

１１１ 集積回路メモリ装置
１１３ メモリセルアレイ
１１５−１，１１５−２，１１５−ｎ 入力回路
１１７−１，１１７−２，１１７−ｎ 入出力バッファ
１１９−１，１１９−２，１１９−ｎ 入出力ピン
１２１ アドレスバッファ
１２３ モードセット制御器
１２５−１，１２５−２，１２５−ｎ 出力回路
１２６ コマンドデコーダ
１２７−１，１２７−２，１２７−ｎ ラッチ
１５１ メモリ制御器

Claims (73)

1. メモリセルアレイと、
   複数のデータ入出力ピンと、
   それぞれの入出力ピンに結合される複数の入出力回路と、を備え、
   前記入出力回路は、書き込み動作の間に、前記それぞれのデータ入出力ピンから前記メモリセルアレイに書き込まれるそれぞれのデータビットを受信するように構成され、読み取り動作の間に、前記メモリセルアレイから前記それぞれのデータ入出力ピンに読み取られるそれぞれのビットを提供するように構成され、モードセット動作の間に、前記それぞれのデータ入出力ピンを通じて受信される制御ビットに応答して、その動作特性を変更するように構成されることを特徴とする集積回路メモリ装置。
2. それぞれの前記入出力回路は、
   書き込み動作の間に、前記それぞれのデータ入出力ピンからメモリセルアレイに書き込まれるデータビットを受信するように構成され、モードセット動作の間に、前記それぞれのデータ入出力ピンを通じて受信される制御ビットを受信するように構成される入力回路と、
   前記読み取り動作の間に、前記メモリセルアレイから前記それぞれのデータ入出力ピンに読み取られるデータを提供するように構成される出力回路と、
   前記モードセット動作の間に、前記入力回路により受信される制御ビットをラッチするように構成されるラッチ回路と、を備えることを特徴とする請求項１に記載の集積回路メモリ装置。
3. それぞれの入出力回路は、前記それぞれのラッチ回路にラッチされる制御ビットに応答して、前記それぞれの出力回路のドライバー強度を変更するように構成されることを特徴とする請求項２に記載の集積回路メモリ装置。
4. それぞれの前記入出力回路は、前記それぞれのラッチ回路にラッチされる制御ビットに応答して、前記それぞれの出力回路の遅延を変更するように構成されることを特徴とする請求項２に記載の集積回路メモリ装置。
5. それぞれの前記入出力回路は、前記それぞれのラッチ回路にラッチされる制御ビットに応答して、前記それぞれの入力回路の遅延を変更するように構成されることを特徴とする請求項２に記載の集積回路メモリ装置。
6. それぞれの前記入出力回路は、前記モードセット動作の間に、前記それぞれのデータ入出力ピンを通じて受信されるそれぞれの制御ビットをラッチするように構成されるそれぞれのラッチ回路を備えることを特徴とする請求項１に記載の集積回路メモリ装置。
7. 前記モードセット動作の間に、モードセットコードを受信するように構成されるモードセットデコーダをさらに備え、
   前記モードセットデコーダは、前記モードセットコードに応答してラッチ信号を発生させるようにさらに構成され、前記ラッチ回路は、前記モードセット動作の間に、前記ラッチ信号に応答して、前記それぞれのデータ入出力ピンを通じて受信される前記制御ビットをラッチするようにさらに構成されることを特徴とする請求項６に記載の集積回路メモリ装置。
8. 複数のアドレスピンをさらに備え、
   前記書き込み動作の間に、前記複数のアドレスピンから受信される書き込みアドレスは、前記入出力回路から受信されるデータビットが書き込まれる前記メモリセルアレイの位置を定義し、前記読み取り動作の間に、前記複数のアドレスピンから受信される読み取りアドレスは、前記データ入出力ピンに提供されるデータビットが読み取られる前記メモリセルアレイの位置を定義し、前記モードセット動作の間に、前記モードセットコードは、前記複数のアドレスピンを通じて、前記モードセットデコーダにより受信されることを特徴とする請求項７に記載の集積回路メモリ装置。
9. メモリセルアレイ、複数のデータ入出力ピン、及びそれぞれのデータ入出力ピンに結合される複数の入出力回路を備える集積回路メモリ装置であって、前記入出力回路は、書き込み動作の間に、前記メモリセルアレイに書き込むために、前記それぞれのデータ入出力ピンからそれぞれのデータビットを受信するように構成され、前記入出力回路は、読み取り動作の間に、前記メモリセルアレイから前記それぞれのデータ入出力ピンに読み取られるそれぞれのデータビットを提供するように構成され、少なくとも一つの前記入出力回路は、モードセット動作の間に、前記それぞれのデータ入出力ピンを通じて受信される制御ビットに応答して、その動作特性を変更するように構成される集積回路メモリ装置と、
   前記集積回路メモリ装置に結合されるメモリ制御器であって、前記メモリ制御器は、前記書き込み動作の間に、前記データ入出力ピンに前記メモリセルで書き込まれるデータビットを提供するように構成され、前記読み取り動作の間に、前記データ入出力ピンからデータビットを受信するように構成され、そして、前記モードセット動作の間に、前記入出力ピンに前記制御ビットを提供するように構成され、前記少なくとも一つの入出力回路の動作特性を変更するメモリ制御器と、を備えることを特徴とするメモリシステム。
10. それぞれの前記入出力回路は、
    前記書き込み動作の間に、前記それぞれのデータ入出力ピンから前記メモリセルアレイに書き込まれるデータビットを受信するように構成され、前記モードセット動作の間に、前記それぞれのデータ入出力ピンから受信される制御ビットを受信するように構成される入力回路と、
    前記読み取り動作の間に、前記メモリセルアレイから前記それぞれのデータ入出力ピンに読み取られるデータビットを供給するように構成される出力回路と、
    前記モードセット動作の間に、前記入力回路により受信される制御ビットをラッチするように構成されるラッチ回路と、を備えることを特徴とする請求項９に記載のメモリシステム。
11. それぞれの入出力回路は、前記それぞれのラッチ回路にラッチされる前記制御ビットに応答して、前記それぞれの出力回路のドライバー強度を変更するように構成されることを特徴とする請求項１０に記載のメモリシステム。
12. それぞれの入出力回路は、前記それぞれのラッチ回路にラッチされる前記制御ビットに応答して、前記それぞれの出力回路の遅延を変更するように構成されることを特徴とする請求項１０に記載のメモリシステム。
13. それぞれの入出力回路は、前記それぞれのラッチ回路にラッチされる前記制御ビットに応答して、前記それぞれの入力回路の遅延を変更するように構成されることを特徴とする請求項１０に記載のメモリシステム。
14. それぞれの入出力回路は、前記モードセット動作の間に、前記それぞれのデータ入出力ピンを通じて受信される前記制御ビットをラッチするように構成されるそれぞれのラッチ回路を備えることを特徴とする請求項９に記載のメモリシステム。
15. 前記モードセット動作の間に、モードセットコードを受信するように構成されるモードセットデコーダをさらに備え、
    前記モードセットデコーダは、前記モードセットコードに応答してラッチ信号を発生させるようにさらに構成され、前記ラッチ回路は、前記モードセット動作の間に、前記ラッチ信号に応答して、前記それぞれのデータ入出力ピンを通じて受信される前記制御ビットをラッチするように構成されることを特徴とする請求項１４に記載のメモリシステム。
16. 前記集積回路メモリ装置は、複数のアドレスピンを備え、
    前記書き込み動作の間に、前記複数のアドレスピンから受信される書き込みアドレスは、前記入出力回路から受信される前記データビットが書き込まれる前記メモリセルアレイの位置を定義し、前記読み取り動作の間に、前記複数のアドレスピンから受信される読み取りアドレスは、前記データ入出力ピンに提供される前記データビットが読み取られる前記メモリセルアレイの位置を定義し、そして、モードセット動作の間に、前記モードセットコードは、前記複数のアドレスピンを通じて前記モードセットデコーダに受信されることを特徴とする請求項１５に記載のメモリシステム。
17. 第２メモリセルアレイ、第２複数のデータ入出力ピン、及び第２複数の入出力回路を備える第２集積回路メモリ装置をさらに備え、
    前記第２複数の入出力回路は、前記第２集積回路メモリ装置のそれぞれのデータ入出力ピンと結合され、
    前記第２複数の入出力回路は、前記書き込み動作の間に、前記第２メモリセルアレイに書き込むために、それぞれの前記第２複数のデータ入出力ピンからそれぞれのデータビットを受信するように構成され、そして、前記第２複数の入出力回路は、前記読み取り動作の間に、前記第２メモリセルアレイからそれぞれの前記第２複数のデータ入出力ピンに読み取られるデータビットを提供するように構成され、前記第２複数の入出力回路は、前記モードセット動作の間に、前記それぞれのデータ入出力ピンを通じて受信されるそれぞれの制御ビットに応答して、その動作特性を変更するように構成されることを特徴とする請求項９に記載のメモリシステム。
18. メモリセルアレイ、複数のデータ入出力ピン、及び前記メモリセルアレイとそれぞれのデータ入出力ピンとの間に結合される複数の入出力回路を備える集積回路メモリ装置の動作方法において、
    書き込み動作の間に、前記メモリセルアレイに書き込むために、それぞれの入出力回路で前記データ入出力ピンからデータビットを受信するステップと、
    それぞれの入出力回路から前記データ入出力ピンにデータビットを提供するステップであって、前記データビットは、読み取り動作の間に、前記メモリセルアレイから読み取られるデータビットを提供するステップと、
    モードセット動作の間に、前記それぞれのデータ入出力ピンを通じて受信される制御ビットに応答して、少なくとも一つの前記入出力回路の動作特性を変更するステップと、を含むことを特徴とする集積回路メモリ装置の動作方法。
19. 前記入出力回路は、それぞれの入力回路及びそれぞれの出力回路を備え、
    前記書き込み動作の間に、データビットを受信するステップは、前記それぞれの入力回路で前記データビットを受信するステップを含み、
    前記読み取り動作の間に、データビットを提供するステップは、前記それぞれの出力回路から前記データビットを提供するステップを含み、
    前記動作特性を変更するステップは、前記それぞれの入力回路で前記制御ビットを受信するステップを含むことを特徴とする請求項１８に記載の集積回路メモリ装置の動作方法。
20. 前記入出力回路は、それぞれのラッチ回路を備え、
    前記動作特性を変更するステップは、前記それぞれのラッチ回路に前記制御ビットをラッチするステップを含むことを特徴とする請求項１９に記載の集積回路メモリ装置の動作方法。
21. 前記動作特性を変更するステップは、前記制御ビットに応答して、前記それぞれの出力回路のドライバー強度を変更するステップを含むことを特徴とする請求項１９に記載の集積回路メモリ装置の動作方法。
22. 前記動作特性を変更するステップは、前記制御ビットに応答して、前記それぞれの出力回路の遅延を変更するステップを含むことを特徴とする請求項１９に記載の集積回路メモリ装置の動作方法。
23. 前記動作特性を変更するステップは、前記制御ビットに応答して、前記それぞれの入力回路の遅延を変更するステップを含むことを特徴とする請求項１９に記載の集積回路メモリ装置の動作方法。
24. 前記入出力回路は、それぞれのラッチ回路を備え、
    前記動作特性を変更するステップは、前記それぞれのラッチ回路に前記制御ビットをラッチするステップを含むことを特徴とする請求項１８に記載の集積回路メモリ装置の動作方法。
25. 前記動作特性を変更するステップは、
    前記モードセット動作の間に、モードセットコードを受信するステップと、
    前記モードセットコードに応答して、ラッチ信号を発生させるステップと、
    前記モードセット動作の間に、前記ラッチ信号に応答して、前記それぞれのデータ入出力ピンを通じて前記制御ビットをラッチするステップと、を含むことを特徴とする請求項２４に記載の集積回路メモリ装置の動作方法。
26. 前記集積回路メモリ装置は、複数のアドレスピンをさらに備え、
    前記書き込み動作の間に、前記複数のアドレスピンで前記データビットが書き込まれるメモリセルアレイの位置を定義する書き込みアドレスを受信するステップと、
    前記読み取り動作の間に、前記複数のアドレスピンで前記データビットが読み取られる前記メモリセルアレイの位置を定義する読み取りアドレスを受信するステップと、
    前記モードセット動作の間に、前記複数のアドレスピンを通じてモードセットコードを受信するステップと、を含むことを特徴とする請求項２５に記載の集積回路メモリ装置の動作方法。
27. メモリセルアレイ、複数のデータ入出力ピン、複数の入出力回路、及び複数のアドレスピンを備える集積回路メモリ装置の制御方法において、前記入出力回路は、前記メモリセルアレイとそれぞれのデータ入出力ピンとの間に結合され、前記集積回路メモリ装置の制御方法は、
    書き込み動作の間に、前記アドレスピンに書き込みアドレスを提供し、前記データ入出力ピンに、前記メモリセルアレイに書き込まれる書き込みデータを提供するステップであって、前記書き込みアドレスは、前記書き込みデータが書き込まれる前記メモリセルアレイの位置を定義するステップと、
    読み取り動作の間に、前記複数のアドレスピンに読み取りアドレスを提供し、前記入出力ピンから読み取りデータを受信するステップであって、前記読み取りアドレスは、前記読み取りデータが読み取られる前記メモリセルアレイの位置を定義するステップと、
    モードセット動作の間に、前記アドレスピンを通じてモードセットコードを提供し、それぞれの前記入出力ピンに制御ビットを提供するステップであって、それぞれの制御ビットは、前記それぞれの入出力回路の動作特性を定義するステップと、を含むことを特徴とする集積回路メモリ装置の制御方法。
28. 前記動作特性は、前記それぞれの入出力回路のドライバー強度を備えることを特徴とする請求項２７に記載の集積回路メモリ装置の制御方法。
29. 前記動作特性は、前記入出力回路の遅延を備えることを特徴とする請求項２７に記載の集積回路メモリ装置の制御方法。
30. メモリセルアレイと、
    複数のデータ入力ピンと、
    それぞれのデータ入力ピンに結合される複数の入出力回路と、を備え、
    前記入出力回路は、書き込み動作の間に、前記それぞれのデータ入力ピンから前記メモリセルアレイに書き込まれるデータビットを受信するように構成され、前記入出力回路は、モードセット動作の間に、前記それぞれのデータ入力ピンを通じて受信される制御ビットに応答して、その動作特性を変更するように構成されることを特徴とする集積回路メモリ装置。
31. 前記入出力回路を通じて、前記メモリセルアレイに結合される複数のデータ出力ピンをさらに備えることを特徴とする請求項３０に記載の集積回路メモリ装置。
32. 前記入出力回路は、それぞれの入力回路、出力回路、及びラッチ回路を備え、前記それぞれの入力回路は、前記書き込み動作の間に、前記それぞれのデータ入力ピンからデータビットを受信し、前記モードセット動作の間に、前記それぞれのデータ入力ピンから制御ビットを受信するように構成され、前記それぞれの出力回路は、読み取り動作の間に、前記メモリセルアレイから前記それぞれのデータ出力ピンに読み取られるデータビットを提供するように構成され、そして、前記それぞれのラッチ回路は、前記モードセット動作の間に、前記それぞれの入力回路から制御ビットをラッチするように構成されることを特徴とする請求項３１に記載の集積回路メモリ装置。
33. 前記入出力回路は、前記それぞれの制御ビットに応答して、前記それぞれの出力回路のドライバー強度を変更するように構成されることを特徴とする請求項３２に記載の集積回路メモリ装置。
34. 前記入出力回路は、前記それぞれの制御ビットに応答して、前記それぞれの出力回路の遅延を変更するように構成されることを特徴とする請求項３２に記載の集積回路メモリ装置。
35. 前記入出力回路は、前記それぞれの制御ビットに応答して、前記それぞれの入力回路の遅延を変更するように構成されることを特徴とする請求項３２に記載の集積回路メモリ装置。
36. 前記入出力回路は、前記モードセット動作の間に、受信されるそれぞれの制御ビットをラッチするように構成されるそれぞれのラッチ回路を備えることを特徴とする請求項３０に記載の集積回路メモリ装置。
37. 前記モードセット動作の間に、モードセットコードを受信するように構成されるモードセットデコーダをさらに備え、
    前記モードセットデコーダは、前記モードセットコードに応答してラッチ信号を発生させるようにさらに構成され、前記ラッチ回路は、前記モードセット動作の間に、前記ラッチ信号に応答して前記それぞれの制御ビットをラッチするように構成されることを特徴とする請求項３６に記載の集積回路メモリ装置。
38. 複数のアドレスピンをさらに備え、
    前記書き込み動作の間に、前記複数のアドレスピンから受信される書き込みアドレスは、データビットが書き込まれるメモリセルアレイの位置を定義し、そして、前記モードセット動作の間に、モードセットコードは、前記複数のアドレスピンを通じて前記モードセットデコーダにより受信されることを特徴とする請求項３７に記載の集積回路メモリ装置。
39. メモリセルアレイ、複数のデータ入力ピン、及び前記メモリセルアレイとそれぞれのデータ入力ピンとの間に結合される複数の入出力回路を備える集積回路メモリ装置の動作方法において、
    書き込み動作の間に、前記メモリセルアレイに書き込むために、それぞれの入出力回路で前記データ入出力ピンからデータビットを受信するステップと、
    モードセット動作の間に、前記それぞれのデータ入力ピンを通じて受信される制御ビットに応答して、少なくとも一つの前記入出力回路の動作特性を変更するステップと、を含むことを特徴とする集積回路メモリ装置の動作方法。
40. 前記集積回路メモリ装置は、それぞれの入出力回路を通じて、前記メモリセルアレイと結合される複数のデータ出力ピンをさらに備え、
    それぞれの入出力回路からデータ出力ピンにデータビットを提供するステップであって、前記データビットは、読み取り動作の間に、前記メモリセルアレイから読み取られるステップをさらに含むことを特徴とする請求項３９に記載の集積回路メモリ装置の動作方法。
41. 前記入出力回路は、それぞれの入力及び出力回路を備え、
    前記書き込み動作の間に、データビットを受信するステップは、前記それぞれの入力回路で前記データビットを受信するステップを含み、
    前記読み取り動作の間に、データビットを提供するステップは、前記それぞれの出力回路からデータビットを提供するステップを含み、
    前記動作特性を変更するステップは、前記モードセット動作の間に、前記それぞれの入力回路で前記制御ビットを受信するステップを含むことを特徴とする請求項４０に記載の集積回路メモリ装置の動作方法。
42. それぞれの前記入出力回路は、それぞれのラッチ回路を備え、
    前記動作特性を変更するステップは、前記モードセット動作の間に、前記それぞれのラッチ回路に前記制御ビットをラッチするステップを含むことを特徴とする請求項４１に記載の集積回路メモリ装置の動作方法。
43. 前記動作特性を変更するステップは、
    前記制御ビットに応答して、前記それぞれの出力回路のドライバー強度を変更するステップを含むことを特徴とする請求項４１に記載の集積回路メモリ装置の動作方法。
44. 前記制御ビットに応答して、前記それぞれの出力回路の遅延を変更するステップを含むことを特徴とする請求項４１に記載の集積回路メモリ装置の動作方法。
45. 前記制御ビットに応答して、前記それぞれの入力回路の遅延を変更するステップを含むことを特徴とする請求項４１に記載の集積回路メモリ装置の動作方法。
46. それぞれの入出力回路は、ラッチ回路を備え、
    前記動作特性を変更するステップは、前記それぞれのラッチ回路に前記制御ビットをラッチするステップを含むことを特徴とする請求項３９に記載の集積回路メモリ装置の動作方法。
47. 前記動作特性を変更するステップは、
    前記モードセット動作の間に、モードセットコードを受信するステップと、
    前記モードセットコードに応答して、ラッチ信号を発生させるステップと、
    前記モードセット動作の間に、前記ラッチ信号に応答して、前記それぞれのデータ入出力回路を通じて受信された制御ビットをラッチするステップと、を含むことを特徴とする請求項４６に記載の集積回路メモリ装置の動作方法。
48. 前記集積回路メモリ装置は、複数のアドレスピンをさらに備え、
    前記書き込み動作の間に、前記複数のアドレスピンでデータビットが書き込まれる前記メモリセルアレイの位置を定義する書き込みアドレスを受信するステップと、
    モードセット動作の間に、前記複数のアドレスピンを通じてモードセットコードを受信するステップと、を含むことを特徴とする請求項４７に記載の集積回路メモリ装置の動作方法。
49. メモリセルアレイと、
    複数のデータ入力ピンと、
    それぞれのデータ入力ピンに結合される複数の入力回路と、を備え、
    前記入力回路は、書き込み動作の間に、前記それぞれのデータ入力ピンから前記メモリセルアレイに書き込まれるデータビットを受信するように構成され、そして、前記入力回路は、モードセット動作の間に、前記それぞれのデータ入力ピンを通じて受信される制御ビットに応答して、その動作特性を変更するように構成されることを特徴とする集積回路メモリ装置。
50. 前記入力回路は、前記それぞれの制御ビットに応答して、その遅延を変更するように構成されることを特徴とする請求項４９に記載の集積回路メモリ装置。
51. それぞれの入力回路に対応するラッチ回路をさらに備え、
    前記ラッチ回路は、前記モードセット動作の間に、受信される前記それぞれの制御ビットにラッチするように構成されることを特徴とする請求項４９に記載の集積回路メモリ装置。
52. 前記モードセット動作の間に、モードセットコードを受信するように構成されるモードセットデコーダをさらに備え、
    前記モードセットデコーダは、前記モードセットコードに応答してラッチ信号を発生させるようにさらに構成され、前記ラッチ回路は、前記モードセット動作の間に、前記ラッチ回路に応答して前記それぞれの制御ビットをラッチするようにさらに構成されることを特徴とする請求項５１に記載の集積回路メモリ装置。
53. 複数のアドレスピンをさらに備え、
    前記複数のアドレスピンから受信される書き込みアドレスは、書き込み動作の間に、前記データビットが書き込まれる前記メモリセルアレイの位置を定義し、そして、前記モードセット動作の間に、前記モードセットコードは、前記複数のアドレスピンを通じて前記モードセットデコーダにより受信されることを特徴とする請求項５２に記載の集積回路メモリ装置。
54. メモリセルアレイ、複数のデータ入力ピン、及び前記メモリセルアレイとそれぞれのデータ入力ピンとの間に結合される複数の入力回路を備える集積回路メモリ装置の動作方法において、
    書き込み動作の間に、前記メモリセルアレイに書き込むために、それぞれの入力回路で前記データ入力ピンからデータビットを受信するステップと、
    モードセット動作の間に、前記それぞれのデータ入力ピンを通じて受信される制御ビットに応答して、少なくとも一つの前記入力回路の動作特性を変更するステップと、を含むことを特徴とする集積回路メモリ装置の動作方法。
55. 前記集積回路メモリ装置は、それぞれの出力回路を通じて前記メモリセルアレイに結合される複数のデータ出力ピンをさらに備え、
    読み取り動作の間に、それぞれの出力回路からデータ出力ピンにデータビットを提供するステップであって、前記データビットは、前記メモリセルアレイから読み取られるステップをさらに含むことを特徴とする請求項５４に記載の集積回路メモリ装置の動作方法。
56. 前記書き込み動作の間に、データビットを受信するステップは、前記それぞれの入力回路で前記データビットを受信するステップをさらに含み、前記読み取り動作の間に、データビットを提供するステップは、前記それぞれの出力回路から前記データビットを提供するステップを含み、そして、前記動作特性を変更するステップは、前記モードセット動作の間に、前記それぞれの入力回路で前記制御ビットを受信するステップを含むことを特徴とする請求項５５に記載の集積回路メモリ装置の動作方法。
57. 前記集積回路メモリ装置は、前記複数の入力回路に対応する複数のラッチ回路を備え、
    前記動作特性を変更するステップは、前記モードセット動作の間に、前記それぞれのラッチ回路に前記制御ビットをラッチするステップを含むことを特徴とする請求項５４に記載の集積回路メモリ装置の動作方法。
58. 前記動作特性を変更するステップは、前記制御ビットに応答して、前記それぞれの入力回路の遅延を変更するステップを含むことを特徴とする請求項５４に記載の集積回路メモリ装置の動作方法。
59. 前記動作特性を変更するステップは、
    前記モードセット動作の間に、モードセットコードを受信するステップと、
    前記モードセットコードに応答して、ラッチ信号を発生させるステップと、
    前記モードセット動作の間に、前記ラッチ信号に応答して、前記それぞれのデータ入力回路を通じて受信された制御ビットをラッチするステップと、を含むことを特徴とする請求項５４に記載の集積回路メモリ装置の動作方法。
60. 前記集積回路メモリ装置は、複数のアドレスピンをさらに備え、
    前記書き込み動作の間に、前記複数のアドレスピンで前記データビットが書き込まれる前記メモリセルアレイの位置を定義する書き込みアドレスを受信するステップと、
    前記モードセット動作の間に、前記複数のアドレスピンを通じて前記モードセットコードを受信するステップと、をさらに含むことを特徴とする請求項５９に記載の集積回路メモリ装置の動作方法。
61. メモリセルアレイと、
    複数のデータ出力ピンと、
    複数のデータ入力ピンと、
    それぞれのデータ出力ピンに結合される複数の出力回路であって、前記出力回路は、読み取り動作の間に、前記メモリセルアレイから前記それぞれのデータ出力ピンに読み取られるデータビットを提供するように構成される複数の出力回路と、
    それぞれのデータ入力ピンに結合される複数の入力回路であって、前記入力回路は、書き込み動作の間に、前記それぞれのデータ入力ピンから前記メモリセルアレイに書き込まれるデータビットを受信するように構成され、前記入力回路は、モードセット動作の間に、前記それぞれのデータ入力ピンを通じて受信される制御ビットに応答して、それぞれの出力回路の動作特性を変更するように構成される複数の入力回路と、を備えることを特徴とする集積回路メモリ装置。
62. 前記入力回路は、前記それぞれの制御ビットに応答して、前記それぞれの出力回路のドライバー強度を変更することを特徴とする請求項６１に記載の集積回路メモリ装置。
63. 前記入力回路は、前記それぞれの制御ビットに応答して、前記それぞれの出力回路等の遅延を変更することを特徴とする請求項６１に記載の集積回路メモリ装置。
64. 前記モードセット動作の間に、受信された前記それぞれの制御ビットをラッチするように構成されるラッチ回路をさらに備えることを特徴とする請求項６１に記載の集積回路メモリ装置。
65. 前記モードセット動作の間に、モードセットコードを受信するように構成されるモードセットデコーダをさらに備え、
    前記モードセットデコーダは、前記モードセットコードに応答してラッチ信号を発生させるように構成され、前記ラッチ回路は、前記モードセット動作の間に、前記ラッチ信号に応答して、前記それぞれの制御ビットをラッチするように構成されることを特徴とする請求項６４に記載の集積回路メモリ装置。
66. 複数のアドレスピンをさらに備え、
    前記書き込み動作の間に、前記複数のアドレスピンから受信される書き込みアドレスは、前記データビットが書き込まれる前記メモリセルアレイの位置を定義し、前記モードセット動作の間に、前記モードセットコードは、前記複数のアドレスピンを通じて前記モードセットデコーダにより受信されることを特徴とする請求項６５に記載の集積回路メモリ装置。
67. メモリセルアレイ、複数のデータ入力ピン、複数のデータ出力ピン、前記メモリセルアレイとそれぞれのデータ入力ピンとの間に結合される複数の入力回路、及び前記メモリセルアレイとそれぞれの出力ピンとの間に結合される複数の出力回路を備える集積回路メモリ装置の動作方法において、
    それぞれの出力回路からデータ出力ピンにデータビットを提供するステップであって、前記データビットは、読み取り動作の間に、前記メモリセルアレイから読み取られるステップと、
    書き込み動作の間に、前記メモリセルアレイに書き込むために、それぞれの入力回路で前記データ入力ピンからデータビットを受信するステップと、
    モードセット動作の間に、少なくとも一つの前記データ入力ピンを通じて受信される制御ビットに応答して、少なくとも一つの前記出力回路の動作特性を変更するステップと、を含むことを特徴とする集積回路メモリ装置の動作方法。
68. 前記動作特性を変更するステップは、前記制御ビットに応答して、前記それぞれの出力回路のドライバー強度を変更するステップを含むことを特徴とする請求項６７に記載の集積回路メモリ装置の動作方法。
69. 前記動作特性を変更するステップは、前記制御ビットに応答して、前記それぞれの出力回路の遅延を変更するステップを含むことを特徴とする請求項６７に記載の集積回路メモリ装置の動作方法。
70. 前記集積回路メモリ装置は、前記入力回路に対応する複数のラッチ回路を備え、
    前記動作特性を変更するステップは、前記モードセット動作の間に、前記それぞれのラッチ回路に前記制御ビットをラッチするステップを含むことを特徴とする請求項６７に記載の集積回路メモリ装置の動作方法。
71. 前記動作特性を変更するステップは、
    前記モードセット動作の間に、モードセットコードを受信するステップと、
    前記モードセットコードに応答して、ラッチ信号を発生させるステップと、
    前記モードセット動作の間に、前記ラッチ信号に応答して、前記それぞれのデータ入力回路を通じて受信された制御ビットをラッチするステップと、をさらに含むことを特徴とする請求項７０に記載の集積回路メモリ装置の動作方法。
72. 前記集積回路メモリ装置は、複数のアドレスピンをさらに備え、
    書き込み動作の間に、前記複数のアドレスピンで前記データビットが書き込まれるメモリセルアレイの位置を定義する書き込みアドレスを受信するステップと、
    前記モードセット動作の間に、前記複数のアドレスピンを通じて前記モードセットコードを受信するステップと、をさらに含むことを特徴とする請求項７１に記載の集積回路メモリ装置の動作方法。
73. メモリセルアレイ、複数の入出力ピン、及び前記メモリセルアレイとそれぞれのデータ入出力ピンとの間に結合される複数の入出力回路を備える集積回路メモリ装置の動作方法において、それぞれの前記入出力回路は、一対の直列に結合されたラッチを備え、前記方法は、
    書き込み動作の間に、前記メモリセルアレイに書き込むために、それぞれの入出力回路で前記データ入出力ピンからデータビットを受信するステップと、
    それぞれの入出力回路から前記データ入出力ピンにデータビットを提供するステップであって、読み取り動作の間に、前記データビットは、前記メモリセルアレイから読み取られるステップと、
    モードセット動作の間に、前記それぞれのデータ入出力ピンを通じて直列に受信される第１制御ビット及び第２制御ビットに応答して、前記入出力回路の動作特性を変更するステップと、を含み、
    前記動作特性を変更するステップは、
    前記モードセット動作の間に、前記それぞれのデータ入出力ピン及び入出力回路を通じて、前記第１制御ビットを受信するステップと、
    前記第１制御ビットを受信するステップ以後に、前記モードセット動作の間に、前記それぞれのデータ入出力ピン及び入出力回路を通じて、前記第２制御ビットを受信するステップと、
    前記モードセット動作の間に、前記直列に結合されたラッチのそれぞれの対に、前記第１制御ビット及び前記第２制御ビットをラッチするステップと、を含むことを特徴とする集積回路メモリ装置の動作方法。
    
    
    

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