JP2004146046A

JP2004146046A - 半導体メモリ装置からｍｒｓコードを生成する回路及び前記ｍｒｓコードを生成する方法

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Publication number: JP2004146046A
Application number: JP2003360358A
Authority: JP
Inventors: Chul-Soo Kim; 金　▲チュル▼　秀; Kyu-Hyoun Kim; 金　圭　現
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-10-21
Filing date: 2003-10-21
Publication date: 2004-05-20
Also published as: US20040075591A1; KR100493028B1; TWI230941B; KR20040034168A; US6853317B2; TW200409122A

Abstract

【課題】　従来技術に比べて多様なＭＲＳコードを生成でき、半導体メモリ装置を設計する場合はテストＭＲＳコードを様々に容易に生成できて、半導体メモリ装置を効率的に設計できるＭＲＳコード生成回路及びＭＲＳコード生成方法を提供する。
【解決手段】　データを受信し、第１同期信号に応答して前記入力されたデータを出力するデータ入力回路と、前記第１同期信号に応答して前記データ入力回路の出力信号をラッチするための第２同期信号を生成する論理回路と、前記データ入力回路の出力信号を受信し、前記第２同期信号に応答して前記データ入力回路の出力信号をラッチするラッチ回路と、前記ラッチ回路の出力信号を受信し、前記ラッチ回路の出力信号をデコーディングしてＭＲＳコードを生成するデコーダとを備え、入力されたデータを利用してＭＲＳコードを生成する。
【選択図】　　　図１

Description

　本発明は半導体メモリ装置に係り、特に、同期式半導体メモリ装置においてＭＲＳコードを生成する回路及びＭＲＳコードを生成する方法に関する。

　同期式半導体メモリ装置においては、モードレジスタ及びモードレジスタセット（ＭｏｄｅＲｅｇｉｓｔｅｒ　Ｓｅｔ：ＭＲＳ）が使われる。モードレジスタは、同期式半導体メモリ装置の多様な動作モードを制御するためのデータをプログラミングして保存する装置である。

　従来のメモリ装置では、その都度入力される制御信号によって半導体メモリ装置の動作モードまたは特性が決定された。これに対して、同期式半導体メモリ装置では中央処理処置（ＣＰＵ）が今後使用しようとする半導体メモリ装置の動作モード、すなわちＣＡＳ（Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）レイテンシやバースト長をまず設定しておき、前記同期式半導体メモリ装置をアクセスする。この時、前記動作モードをセッティングしてビット状に保存する場所がモードレジスタであり、このような一連のモードレジスタの集合をＭＲＳという。
　したがって、このようなＭＲＳには半導体メモリ装置のモードを表す一連のコードがセッティングされ、このようなコードをＭＲＳコードと呼ぶ。

　従来は、ＭＲＳコードはアドレスの組合わせによって生成された。言い換えれば、アドレスの組合わせによってＭＲＳコードが生成され、生成されたＭＲＳコードに相応して半導体メモリ装置の動作モードが決定される。このようなＭＲＳコードは、ＪＥＤＥＣ（Ｊｏｉｎｔ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｅｎｇｉｎｅｅｒｉｎｇ　Ｃｏｕｎｃｉｌ）によって標準化されたＭＲＳコードである。

　これと違って、半導体設計過程中に、設計された半導体メモリ装置をテストするためにＭＲＳコードが必要であり、これをテストＭＲＳコードという。従来はこのようなテストＭＲＳコードもアドレスの組合わせによって生成された。しかし、テストＭＲＳコードは標準化されたＭＲＳコードを避けて生成されなければならず、結局、限定されたアドレスの組合わせを通じて生成されるので、限定されたテストＭＲＳコードしか生成できないという問題点がある。したがって、テストＭＲＳコードを生成する場合において、多様なＭＲＳコードを生成する回路及び生成方法が要望される。

　本発明が解決しようとする技術的課題は、ＭＲＳコードを生成する場合において限定されたアドレスの制約を受けず、多様なテストＭＲＳコードを生成できるＭＲＳコード生成回路を提供することにある。

　本発明が解決しようとする他の技術的課題は、ＭＲＳコードを生成する場合において限定されたアドレスの制約を受けず、多様なテストＭＲＳコードを生成できるＭＲＳコード生成方法を提供することにある。

　前記課題を達成するための本発明の一面は、半導体メモリ装置のＭＲＳコード生成回路に関する。本発明によるＭＲＳコード生成回路は、データを受信し、第１同期信号に応答して前記入力されたデータを出力するデータ入力回路と、前記第１同期信号に応答して前記データ入力回路の出力信号をラッチするための第２同期信号を生成する論理回路と、前記データ入力回路の出力信号を受信して前記第２同期信号に応答して前記データ入力回路の出力信号をラッチするラッチ回路と、前記ラッチ回路の出力信号を受信し、前記ラッチ回路の出力信号をデコーディングしてＭＲＳコードを生成するデコーダと、を備え、前記第１同期信号は半導体メモリ装置のＭＲＳモードをイネーブルさせる信号に応答して生成されることを特徴とする。

　前記データ入力回路は、望ましくは、前記入力されたデータ及び前記第１同期信号を否定論理積した後、その結果をインバーティングして出力する回路であるとする。
　また、前記論理回路は、望ましくは、前記第１同期信号を受信して反転し、反転された信号を出力する第１反転回路と、前記第１反転回路の出力信号を受信して反転し、反転された信号を遅延させて出力する遅延回路と、前記第１反転回路の出力信号及び前記遅延回路の出力信号を受信して否定論理和した前記第２同期信号を出力する否定論理和回路と、を備えるものとする。
　また、前記ＭＲＳコード生成回路は、望ましくは、前記入力されたデータに応答して各々異なるＭＲＳコードを生成するものとする。

　前記課題を達成するための本発明の他の一面は、半導体メモリ装置のＭＲＳコードを生成する方法に関する。本発明によるＭＲＳコード生成方法は、外部からデータを受信し、第１同期信号に応答して前記データを出力する段階と、前記第１同期信号に応答して前記出力されたデータをラッチするための第２同期信号を生成する段階と、前記出力されたデータを前記第２同期信号に応答してラッチする段階と、前記ラッチされたデータをデコーディングしてＭＲＳコードを生成する段階と、を備え、前記第１同期信号は半導体メモリ装置のＭＲＳモードをイネーブルさせる信号に応答して生成されることを特徴とする。

　前記データを出力する段階は、望ましくは、前記入力されたデータ及び前記第１同期信号を否定論理積した後、その結果をインバーティングして出力するものとする。
　また、前記第２同期信号を生成する段階は、望ましくは、前記第１同期信号を受信して反転し、反転された信号を出力する第１段階と、前記反転された信号を受信して反転し、反転された信号を遅延させて出力する第２段階と、前記第１段階の出力信号及び前記第２段階の出力信号を受信して否定論理和する第３段階と、を備えるものとする。
　また、前記ＭＲＳコード生成方法は、望ましくは、前記入力されたデータに応答して各々異なるＭＲＳコードを生成するものとする。

　本発明による半導体メモリ装置のＭＲＳコード生成回路及び生成方法は、ＭＲＳコードを既存のアドレスの組合わせではない入力されたデータによって生成することによって、従来技術に比べてより多くのＭＲＳコードを生成できる。
　また、半導体メモリ装置を設計する場合、限定されたアドレスの制約を受けずに、テストＭＲＳコードを様々に容易に生成できるので、そのテストＭＲＳコードを利用して半導体メモリ装置を効率的に設計できる。

　以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。各図に示された同じ参照符号は同一部分を表す。

　図１は、本発明の望ましい実施形態による半導体メモリ装置のＭＲＳコード生成回路を示した図である。図１に示された半導体メモリ装置のＭＲＳコード生成回路１００は、データ入力回路１１０、論理回路１２０、ラッチ回路１３０及びデコーダ１４０を備える。

　データ入力回路１１０は、データを受信し、第１同期信号ＭＲＳ＿ＣＯＭＰに応答して入力されたデータを出力ＯＵＴする。論理回路１２０は、第１同期信号ＭＲＳ＿ＣＯＭＰに応答してデータ入力回路１１０の出力信号ＯＵＴをラッチするための第２同期信号ＭＲＳ＿ＰＵＬＳＥを生成する。

　ラッチ回路１３０は、データ入力回路１１０の出力信号ＯＵＴを受信し、第２同期信号ＭＲＳ＿ＰＵＬＳＥに応答してデータ入力回路１１０の出力信号ＯＵＴをラッチする。デコーダ１４０は、ラッチ回路１３０の出力信号を受信し、ラッチ回路１３０の出力信号をデコーディングして半導体メモリ装置のＭＲＳコードを生成する。

　図２は、図１に示されたデータ入力回路１１０を具体的に示した図である。図２に示されたデータ入力回路１１０は、ＮＡＮＤゲート２１０及び反転回路２２０を備える。ＮＡＮＤゲート２１０は、データ及び第１同期信号ＭＲＳ＿ＣＯＭＰを受信し、否定論理積された信号を出力する。反転回路２２０は、ＮＡＮＤゲート２１０の出力信号を受信し、ＮＡＮＤゲート２１０の出力信号を反転して出力ＯＵＴする。

　図３は、図１に示された論理回路１２０を具体的に示した図である。図３に示された論理回路１２０は、多数の反転回路３１，３２，３３，３４，３５，３６，３７，３８，４０，４１及びＮＯＲゲート３９を備える。

　反転回路３１は、第１同期信号ＭＲＳ＿ＣＯＭＰを受信し、第１同期信号ＭＲＳ＿ＣＯＭＰを反転して出力する。多数の反転回路３２，３３，３４，３５，３６，３７，３８は遅延回路として相互直列に接続され、最後に接続された反転回路３８の出力はＮＯＲゲートの入力端に接続される。ＮＯＲゲート３９は、反転回路３１の出力信号及び反転回路３８の出力信号を受信して反転回路３１の出力信号及び反転回路３８の出力信号を否定論理和して、その結果を出力する。２つの反転回路４０，４１は、相互直列に接続され、ＮＯＲゲート３９の出力信号を受信して反転回路４０，４１の数だけ反転させて第２同期信号ＭＲＳ＿ＰＵＬＳＥを出力する。

　図４は、図３に示された論理回路１２０の各端での波形を示したタイミング図である。第１同期信号ＭＲＳ＿ＣＯＭＰの波形が図４と同じである時、反転回路３１によって第１同期信号ＭＲＳ＿ＣＯＭＰが反転されたノードＮ１での波形は図４のようになる。また、ノードＮ２での波形はノードＮ１での波形を反転させた波形を反転回路３２，３３，３４，３５，３６，３７，３８の全体の遅延量だけ遅延させた波形である。
　ここで、多数の反転回路の数は奇数であることが望ましい。これは後述するように、否定論理和して所定の第２同期信号ＭＲＳ＿ＰＵＬＳＥを生成するためである。
　そして、ノードＮ３は、ノードＮ１での波形及びノードＮ２での波形を否定論理和した信号を出力し、このようなノードＮ３での波形が第２同期信号ＭＲＳ＿ＰＵＬＳＥとなる。

　図５は、図１に示されたＭＲＳコード生成回路１００の動作を説明するためのタイミング図を示した図である。図１ないし図５を参照して、本発明によるＭＲＳコード生成回路１００の動作を説明すれば、次のようである。

　データ読出し命令に応答して外部からデータが入力される（例えば、本実施形態では１１１１のデータＤＡＴＡが入力される）。また、ＭＲＳモードをイネーブルさせる信号（ＭＲＳイネーブル信号ＭＲＳ＿ＥＮＢ）が活性化され、このＭＲＳイネーブル信号ＭＲＳ＿ＥＮＢに応答して第１同期信号ＭＲＳ＿ＣＯＭＰが活性化される。ここで、ＭＲＳモードとは、ＭＲＳコードを生成する半導体装置のモードを意味し、このようなＭＲＳモードはＭＲＳイネーブル信号ＭＲＳ＿ＥＮＢによってイネーブルされる。

　その後、データ入力回路１１０は外部から入力されたデータＤＡＴＡを受信し、ＭＲＳイネーブル信号ＭＲＳ＿ＥＮＢによって活性化された第１同期信号ＭＲＳ＿ＣＯＭＰに応答して、入力されたデータＤＡＴＡを出力ＯＵＴする。データ入力回路１１０の出力信号ＯＵＴはラッチ回路１３０に入力される。

　論理回路１２０は、図４で説明したように、第１同期信号ＭＲＳ＿ＣＯＭＰに応答してデータ入力回路１１０の出力信号ＯＵＴをラッチするための第２同期信号ＭＲＳ＿ＰＵＬＳＥを生成する。ラッチ回路１３０は、データ入力回路１１０の出力信号ＯＵＴを受信し、第２同期信号ＭＲＳ＿ＰＵＬＳＥに応答してデータ入力回路１１０の出力信号ＯＵＴをラッチする。このようなラッチングは、第２同期信号ＭＲＳ＿ＰＵＬＳＥの論理状態がハイである図５に示された所定の区間で行われる。

　デコーダ１４０は、ラッチ回路１３０からのラッチされたデータをデコーディングして出力する。デコーダ１４０の出力信号は、半導体メモリ装置のＭＲＳコードＭＲＳＣＯＤＥとなる。この際、入力されたデータに応答して各々異なるＭＲＳコードが生成されることが望ましく、さらにデコーダ１４０から生成されたＭＲＳコードは入力されたデータであることが望ましい。

　各々の生成されたＭＲＳコードに相応する半導体メモリ装置の動作モードをあらかじめセッティングして保存しておき、前記のように入力されたデータを利用してＭＲＳコードを生成することによって、従来技術に比べてさらに多様なＭＲＳコードを生成できる。例えば、１６ビットのデータが入力される半導体メモリ装置では、２^１６＝６５，５３６のＭＲＳコードを生成できる。それだけでなく、半導体メモリ装置の設計者にさらに容易なメモリ装置のテストを可能にさせる。

　図１ないし図５を参照してＭＲＳコード生成方法を説明すれば、次のようである。外部からデータＤＡＴＡを受信し、第１同期信号ＭＲＳ＿ＣＯＭＰに応答してデータＤＡＴＡを出力ＯＵＴする段階が行われ、これは図１のデータ入力回路１１０によって行われる。

　第１同期信号ＭＲＳ＿ＣＯＭＰに応答して前記出力されたデータＤＡＴＡをラッチするための第２同期信号ＭＲＳ＿ＰＵＬＳＥを生成する段階が行われ、これは図１に示された論理回路１２０によって行われる。前記出力されたデータＯＵＴを第２同期信号に応答してラッチする段階は図１のラッチ回路１３０によって行われ、ラッチされたデータをデコーディングしてＭＲＳコードを生成する段階は図１のデコーダ１４０によって行われる。

　このようなＭＲＳコードを生成する方法は、既存のＭＲＳコードを生成する方法とは違って、入力されたデータを利用してＭＲＳコードを生成することを特徴とし、多様なＭＲＳコードを生成できる長所がある。

　以上により最適な実施形態が開示された。ここで、特定な用語が使われたが、これは単に本発明を説明するための目的で使われただけに過ぎず、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者なら、これから多様な変形及び均等な他の実施形態が可能であることを理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によって決まらなければならない。

　本発明による半導体メモリ装置のＭＲＳコード生成回路及び生成方法は、より限定を受けない多種の半導体メモリ装置のテストまたは性能分析の分野に利用される。

本発明の望ましい実施形態による半導体メモリ装置のＭＲＳコード生成回路を示す図である。図１に示されたデータ入力回路を具体的に示す図である。図１に示された論理回路を具体的に示す図である。図３に示された論理回路の各端での波形を示すタイミング図である。図１に示されたＭＲＳ生成回路の動作を説明するためのタイミング図を示す図である。

符号の説明

　　　１００　　ＭＲＳコード生成回路
　　　１１０　　データ入力回路
　　　１２０　　論理回路
　　　１３０　　ラッチ回路
　　　１４０　　デコーダ

Claims

　第１信号に応答してデータを出力するデータ入力回路と、
　前記第１信号に応答して第２信号を生成する論理回路と、
　前記第２信号に応答して前記データをラッチするラッチ回路と、
　前記ラッチ回路の出力信号をデコーディングしてコードを生成するデコーダと、を備えることを特徴とするＭＲＳコード生成回路。
　前記データ入力回路は、
　入力される前記データを受信し、前記入力されたデータ及び前記第１信号を否定論理積した後、その結果をインバーティングして出力する回路であることを特徴とする請求項１に記載のＭＲＳコード生成回路。
　前記論理回路は、
　前記第１信号を反転させて出力する第１反転回路と、
　前記第１反転回路の出力信号を反転させて且つ遅延させて出力する遅延回路と、
　前記第１反転回路の出力信号及び前記遅延回路の出力信号を受信して否定論理和して前記第２信号を出力する否定論理和回路と、を備えることを特徴とする請求項１に記載のＭＲＳコード生成回路。
　前記遅延回路は、
　多数の直列連結された反転回路を備え、前記多数の反転回路は奇数であることを特徴とする請求項３に記載のＭＲＳコード生成回路。
　前記デコーダは、
　相異って入力される前記データに応答して各々異なるＭＲＳコードを生成することを特徴とする請求項１に記載のＭＲＳコード生成回路。
　前記データ入力回路は、
　前記ＭＲＳコード生成回路を備える装置から生成された前記データが入力されることを特徴とする請求項１に記載のＭＲＳコード生成回路。
　前記ラッチ回路は、
　前記データ入力回路から出力される前記データを受信することを特徴とする請求項１に記載のＭＲＳコード生成回路。
　前記第１信号は、
　前記ＭＲＳコード生成回路を備える装置のＭＲＳモードをイネーブルさせる信号に応答して生成されることを特徴とする請求項１に記載のＭＲＳコード生成回路。
　前記装置は、
　半導体メモリ装置であることを特徴とする請求項８に記載のＭＲＳコード生成回路。
　前記第１信号及び第２信号は、
　同期信号であることを特徴とする請求項１に記載のＭＲＳコード生成回路。
　前記コードは、
　ＭＲＳコードであることを特徴とする請求項１に記載のＭＲＳコード生成回路。
　第１信号に応答してデータを出力する段階と、
　前記第１信号に応答して第２信号を生成する段階と、
　前記出力されたデータを前記第２信号に応答してラッチする段階と、
　前記ラッチされたデータをデコーディングしてＭＲＳコードを生成する段階と、を備えることを特徴とする半導体メモリ装置のＭＲＳコード生成方法。
　前記データを出力する段階は、
　入力される前記データを受信し、前記入力されたデータ及び前記第１信号を否定論理積した後、その結果をインバーティングして出力することを特徴とする請求項１２に記載の半導体メモリ装置のＭＲＳコード生成方法。
　前記第２信号を生成する段階は、
　前記第１信号を受信して反転させて出力する第１段階と、
　前記反転された信号を受信し、反転させて且つ遅延させて出力する第２段階と、
　前記第１段階の出力信号及び前記第２段階の出力信号を受信して否定論理和する第３段階と、を備えることを特徴とする請求項１２に記載の半導体メモリ装置のＭＲＳコード生成方法。
　前記ＭＲＳコード生成方法は、
　相異って入力される前記データに応答して各々異なるＭＲＳコードを生成することを特徴とする請求項１２に記載のＭＲＳコード生成方法。
　請求項１に記載のＭＲＳコード生成回路を備えることを特徴とする半導体メモリ装置。
　モードレジスタセッティングによらないデータを入力して処理し、ＭＲＳコードを出力する回路を備えることを特徴とするＭＲＳコード生成回路。
　前記ＭＲＳコード生成回路は、
　第１信号に応答して前記データを出力するデータ入力回路と、
　前記第１信号に応答して第２信号を生成する論理回路と、
　前記第２信号に応答して前記データをラッチするラッチ回路と、をさらに備えることを特徴とする請求項１７に記載のＭＲＳコード生成回路。
　前記ラッチされたデータは、
　デコーダで受信されてデコーディングされることを特徴とする請求項１８に記載のＭＲＳコード生成回路。
　モードレジスタセッティングによらないデータを入力して処理し、ＭＲＳコードを出力する段階を備えることを特徴とする半導体メモリ装置のＭＲＳコード生成方法。