JP3668188B2 - フリップフロップ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、占有面積の小さいラッチ回路を応用したフリップフロップ回路に関する。
【０００２】
【従来の技術】
記憶回路は現在のデジタル集積回路のなかで大きな部分を占めている。その理由は、デバイスの微細化とともに多種多様な機能を同一チップ上に盛り込めるようになった結果、それらの中間結果を、高速アクセスできる形で同一チップ上に保存しておく必要性が高まり、かつそのデータ量も急増しているからである。
【０００３】
従来、この種の記憶回路は、ラッチ回路またはフリップフロップ回路で実現されてきた。ラッチ回路は、クロック信号のレベルがハイまたはロウの期間に、新規データを取り込む回路である。回路規模は小さいが、データを取り込むタイミング等に十分注意して設計する必要がある。一方、フリップフロップ回路はクロック信号の立ち上がりエッジまたは立ち下がりエッジで新規データを取り込む回路である。ラッチ回路に比べ回路規模は大きくなるが、タイミング設計が容易であるといった利点がある。
【０００４】
【発明が解決しようとする課題】
近年、ラッチ回路の小面積性とフリップフロップ回路のタイミング設計容易性とを合わせもつ回路形式が提案されている。その回路例とタイミングシーケンスをそれぞれ図１５及び図１６に示す。図１５に示す回路は、ＣＭＯＳトランスミッションゲート形式のラッチ回路を、クロックの立ち上がりエッジに同期した微小時間幅パルス信号（微小幅パルス信号）で駆動し、エッジトリガーのフリップフロップ回路として動作させている。
【０００５】
しかしながら、このような従来回路は、回路の構成要素であるラッチ回路がトランスミッションゲート方式であるため、十分に小型化できないという課題があった。
【０００６】
したがって、本発明は、フリップフロップ回路を構成する記憶回路であるラッチ回路の小型化を可能にすることを目的とする。
【０００９】
【課題を解決するための手段】
このような課題を解決するために本発明は、入力信号を反転出力する第１及び第２の回路からなり、第１の回路の出力端子と第２の回路の入力端子との接続点を第１のデータ入力端子として設け、かつ第２の回路の出力端子と第１の回路の入力端子との接続点を第２のデータ入力端子として設けたデータ保持回路と、第１のクロック信号に基づき生成された第２のクロック信号により駆動される第１のｎＭＯＳトランジスタ、データ信号により駆動される第２のｎＭＯＳトランジスタ及び第１のクロック信号により駆動される第３のｎＭＯＳトランジスタが第１のデータ入力端子とグランド端子間に直列接続された第１のデータ入力制御部と、第２のクロック信号により駆動される第４のｎＭＯＳトランジスタ、データ信号の反転信号により駆動される第５のｎＭＯＳトランジスタ及び第１のクロック信号により駆動される第６のｎＭＯＳトランジスタが第２のデータ入力端子とグランド端子間に直列接続された第２のデータ入力制御部と、第１のクロック信号を入力すると入力した第１のクロック信号をデータ入力制御部に供給するとともに、この第１のクロック信号の遅延反転信号を生成し第２のクロック信号としてデータ入力制御部に供給するクロック供給回路とを設けたものである。
【００１０】
ここで、クロック供給回路は、第１のクロック信号を遅延反転する第１のインバータ回路と、第１のインバータ回路の出力を遅延反転する第２のインバータ回路と、第２のインバータ回路の出力を遅延反転し第２のクロック信号として出力する第３のインバータ回路とから構成されるものである。
【００１１】
また、データ保持回路の第１及び第２の回路をそれぞれインバータ回路により構成したものである。
また、データ保持回路の第１の回路をインバータ回路により構成し、第２の回路を２入力ＮＡＮＤ回路により構成するとともに、インバータ回路の出力端子と２入力ＮＡＮＤ回路の第１の入力端子との接続点を第１のデータ入力端子として設けるとともに、２入力ＮＡＮＤ回路の第２の入力端子を、第１のデータ入力端子の論理値を「０」にするクリア信号の入力端子として設けたものである。
また、それぞれ第１及び第２のデータ入力制御部を介して入力されデータ保持回路に保持されているデータを第１及び第２のデータ入力端子を介して外部に出力する第１及び第２の出力ゲートを設けたものである。
【００１２】
【発明の実施の形態】
以下、本発明について図面を参照して説明する。
（第１の参考例）、
図１は、フリップフロップ回路の第１の参考例を示す図であり、ＲＡＭ型ラッチ回路を用いたフリップフロップ回路の回路構成を示すものである。図２は図１に示すフリップフロップ回路の各部のタイミングを示すタイミングチャートである。
【００１３】
図１において、インバータ回路Ｇ１，Ｇ２と２入力ＮＯＲ回路Ｇ３は、微小幅パルス発生回路Ａ１を構成している。微小幅パルス発生回路Ａ１は、図２（ｂ）に示すクロック信号ＣＫ１を入力し、その立ち上がりエッジにおいて図２（ｃ）に示す微小幅パルス信号ＣＫ２を生成する。また、図１において、インバータ回路Ｇ５とＧ６はデータ保持回路を構成している。データ保持回路は、互いの入力端子と出力端子を、ノードＱ、ＱＮで接続し、同ノードを介して書き込まれたデータを保存する。
【００１４】
また、インバータＧ４はデータ信号Ｄを入力して、その反転信号を出力する。また、ｎＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４は、データ入力制御部を構成しており、それぞれのｎＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４は、データ信号Ｄあるいはその反転信号、または微小幅パルス信号ＣＫ２によって制御されている。前述したデータ保持回路とデータ入力制御部とによりフリップフロップ回路が構成される。微小幅パルス発生回路Ａ１では、クロック信号ＣＫ１の反転信号と、これをインバータ回路Ｇ２で遅延させた信号とを２入力ＮＯＲ回路Ｇ３に入力している。これにより、クロック信号ＣＫ１が０から１に変化した瞬間、２入力ＮＯＲ回路Ｇ３の２つの入力信号をある短い期間だけ、ともに０とすることができ、これに応じて微小な時間幅のパルス信号ＣＫ２を生成することができる。図２に示すタイミングチャートは、クロック信号ＣＫ１の立ち上がりエッジで微小幅パルス信号ＣＫ２が生成されることを模式的に示している。
【００１５】
４つのｎＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４からなる前記データ入力制御部は、微小幅パルス信号ＣＫ２の論理値により、ラッチ回路Ｂ１の動作モードを、保持と通過の間で切り替える。微小幅パルス信号ＣＫ２の論理値と各制御デバイス（Ｍ１，Ｍ２，Ｍ３，Ｍ４）の導通状態、ラッチ回路Ｂ１の動作モードの対応関係を表１に示す。
【００１６】
【表１】
【００１７】
表１において、通過モードはＣＫ２が１、保持モードはＣＫ２が０の場合に対応する。したがって、微小幅パルス生成回路Ａ１によりクロック信号ＣＫ１の立ち上がりエッジでクロック信号ＣＫ２を０→１→０と瞬時に切り替えることにより、ラッチ回路Ｂ１をＣＫ１のエッジトリガーフリップフロップ回路として動作させることができる。以上から、ＲＡＭ型ラッチ回路の採用でラッチ回路そのものを小型化し、かつ微小幅パルスによって、このラッチ回路をフリップフロップとして動作させることができるので、従来より小型なフリップフロップ回路を実現できる。
【００１８】
（第２の参考例）
図３は、フリップフロップ回路の第２の参考例を示す図であり、ＲＡＭ型ラッチ回路Ｂ２を用いたフリップフロップ回路の構成を示すものである。第２の参考例では、前述の第１の参考例のフリップフロップ回路に変更を加えたものであり、新たにクリア入力端子ＣＬＲを追加して、データ保持回路の保持データを、ノードＱで０とできるようにしたものである。第２の参考例では、データ保持回路をインバータ回路Ｇ５と２入力ＮＡＮＤ回路Ｇ７によって構成する。インバータ回路Ｇ５の出力と２入力ＮＡＮＤ回路Ｇ７の入力の１つをノードＱに接続し、インバータ回路Ｇ５の入力と２入力ＮＡＮＤ回路Ｇ７の出力をノードＱＮに接続する。
【００１９】
また、２入力ＮＡＮＤ回路Ｇ７の入力の１つをクリア入力端子ＣＬＲに接続する。これにより、クリア入力端子ＣＬＲに入力されるクリア信号を論理値０とすることで、データ保持回路の保持データをノードＱで０、ノードＱＮで１に設定することができる。フリップフロップとして動作させる場合には、クリア入力端子ＣＬＲに入力されるクリア信号を論理値１に設定する。
【００２０】
（第３の実施の形態）
図４は、本発明の第３の実施の形態を示す図であり、ＲＡＭ型ラッチ回路Ｂ３を用いたフリップフロップ回路の回路構成を示すものである。また、図５は図４に示すフリップフロップ回路の各部の動作タイミングを示すタイミングチャートである。
図４において、インバータＧ１，Ｇ２，Ｇ８は、遅延反転クロック発生回路Ａ２を構成している。遅延反転クロック発生回路Ａ２は、クロック信号ＣＫ１を入力として、これを遅延、反転したクロック信号ＣＫＢｄを出力する。ここで、インバータ回路Ｇ５とＧ６は、第１の参考例で示したようにデータ保持回路を構成しており、互いの入力端子と出力端子を、ノードＱ、ＱＮで接続し、同ノードを介して書き込まれたデータを保存する。また、インバータＧ４はデータ信号Ｄを入力して、その反転信号を出力する。さらに、ｎＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６はデータ入力制御部を構成している。
【００２１】
それぞれのｎＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６は、データ信号Ｄあるいはその反転信号、またはクロック信号ＣＫ１あるいはその遅延反転クロック信号ＣＫＢｄによって制御され、ｎＭＯＳトランジスタＭ３，Ｍ４のソース端子はグランド端子に接続されている。遅延反転クロック発生回路Ａ２では、クロック信号ＣＫ１を３段のインバータ回路チェインに入力し、その出力として、遅延かつ反転したクロック信号ＣＫＢｄを生成している。ＣＫとＣＫＢｄのタイミング関係を図５のタイミングチャートに模式的に示す。
【００２２】
６つのｎＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６からなるデータ入力制御部は、ＣＫ１およびＣＫＢｄの論理値により、ラッチ回路Ｂ３の動作モードを、保持と通過の間で切り替える。ＣＫ１およびＣＫＢｄの論理値と各デバイスの導通状態、ラッチ回路の動作モードの対応関係を表２に示す。
【００２３】
【表２】
【００２４】
表２において、通過モードはＣＫ１とＣＫＢｄがともに論理値１の場合に対応し、保持モードはそれ以外の全ての場合に対応する。したがって、図５のタイミングチャートに示すように、通過モードと保持モードの切り替えは、単に元のクロック信号ＣＫ１を遅延、反転したクロック信号ＣＫＢｄを生成して、ともに１となるわずかなタイミングを作ることで容易に実現するこができる。これにより、第１の参考例に示すような微小幅パルス発生回路Ａ１が不要となり、内部的なクロック信号生成のための付加回路を小さくして、フリップフロップ回路全体を小型化することができる。
【００２５】
（第４の実施の形態）
図６は本発明の第４の実施の形態を示す図であり、ＲＡＭ型ラッチ回路Ｂ４を用いたフリップフロップ回路の回路構成を示すものである。本実施の形態は、図４の第３の実施の形態のフリップフロップ回路に変更を加えたものであり、新たにクリア入力端子ＣＬＲを追加して、データ保持回路の保持データをノードＱで０とできるようにしたものである。
【００２６】
第４の実施の形態では、データ保持回路をインバータ回路Ｇ５と２入力ＮＡＮＤ回路Ｇ７によって構成する。インバータ回路Ｇ５の出力と２入力ＮＡＮＤ回路Ｇ７の入力の１つをノードＱに接続し、インバータ回路Ｇ５の入力と２入力ＮＡＮＤ回路Ｇ７の出力をノードＱＮに接続する。また、２入力ＮＡＮＤ回路Ｇ７の入力の１つをクリア入力端子ＣＬＲに接続する。これにより、クリア入力端子ＣＬＲに入力されるクリア信号を論理値０とすることで、データ保持回路の保持データをノードＱで０、ノードＱＮで１に設定することができる。フリップフロップとして動作させる場合には、クリア入力端子ＣＬＲに入力されるクリア信号を論理値１に設定する。
【００２７】
（第３の参考例）
図７及び図８は、フリップフロップ回路の第３の参考例を示す図であり、ＲＡＭ型ラッチ回路を用いた１６ビット幅、１６本構成のレジスタファイルを示すものである。ここで、図７はレジスタファイルの全体構成を示している。図７の符号Ｂ−０−０〜Ｂ−１５−１５で示す回路ブロックは、ＲＡＭ型ラッチ回路を表している。図７では、行方向に配列した１６個のラッチ回路が１つの１６ビット幅レジスタを構成し、これらを列方向に１６本配置している。図７において、インバータ回路Ｇ１，Ｇ２と、３入力ＮＯＲ回路Ｇ１１，Ｇ１２，・・・，Ｇ２６の１つとにより微小幅パルス信号生成回路を構成する。そして、この微小幅パルス信号生成回路は、クロック信号ＣＫ１から微小幅のパルスＣＫ２を生成し、上記ラッチ回路ＢＸ（Ｘ＝0-0〜15-15）に供給する。また、３入力ＮＯＲ回路Ｇ１１，Ｇ１２，・・・，Ｇ２６は、デコード信号ｄｅｃ［０］，ｄｅｃ［１］，・・・，ｄｅｃ［１５］をそれぞれ入力し、どの行のレジスタに｛Ｄ１５，ＤＮ１５，・・・，Ｄ０，ＤＮ０｝で与えられるデータを書き込むかを制御する。
【００２８】
図８は、図７に示すレジスタファイルに用いたクリア付きのＲＡＭ型のラッチ回路ＢＸ（Ｘ＝0-0〜15-15）の構成を示す図である。このラッチ回路ＢＸ（Ｘ＝0-0〜15-15）は、図３の第２の参考例で用いたものであるためその詳細説明は省略する。なお、図８の符号ＧＹ，ＧＹＮで示す出力ゲートは、読出制御端子ＯＥからの読出信号により、それぞれノードＱ，ＱＮのデータを外部バスＹ，ＹＮへ出力する。ここで、ＯＥ＝１の場合にデータを出力し、ＯＥ＝０の場合にハイインピーダンスを出力する。以下の実施の形態でも同様である。
【００２９】
第３の参考例では、デコード信号ｄｅｃ［０］，ｄｅｃ［１］，・・・，ｄｅｃ［１５］によって、書き込むべきレジスタを指定し、クロック信号ＣＫ１を立ち上げることで、指定したレジスタ上のラッチ回路ＢＸのデータ入力端子Ｄ，ＤＮに、設定した値を書き込むことができる。このように、微小幅パルス信号ＣＫ２により、個々のラッチ回路ＢＸ（Ｘ＝0-0〜15-15）を、クロック信号ＣＫ１の立ち上がりエッジでデータを格納するフリップフロップとして使用することができる。
【００３０】
第３の参考例により、微小幅パルス発生回路の一部とデコード回路を共用化することができ、かつ記憶回路要素はＲＡＭ型ラッチ回路で小型化できるので、従来のマスタースレーブ型のフリップフロップ回路とデコーダ回路とを組み合わせた場合に比べ、レジスタファイル全体の回路規模を小さくすることができる。ここで、マスタースレーブ型のフリップフロップ回路とは、ラッチ回路を２段直列接続して逆相のクロック信号で駆動するようにしたフリップフロップ回路のことである。マスタースレーブ型フリップフロップ回路は、互いに排他的にデータ通過モード、データ格納モードとなるため、クロック信号の立ち上がりエッジ、または立ち下がりエッジでデータを取り込むことができる。即ち、マスタースレーブ型フリップフロップ回路は、エッジトリガー型のフリップフロップとすることができる。ただし、２つのラッチ回路を必要とするため、回路規模が大となる。
【００３１】
（第４の参考例）
図９及び図１０は、フリップフロップ回路の第４の参考例を示す図であり、ＲＡＭ型ラッチ回路を用いた１６ビット幅、１６本構成のレジスタファイルを示すものである。ここで、図９はレジスタファイルの全体構成を示している。図９に示す回路ブロックＢ−０−０〜Ｂ−１５−１５は、ＲＡＭ型ラッチ回路を用いたフリップフロップ回路を示すものである。図９では、行方向に配列した１６個のフリップフロップ回路が１つの１６ビット幅レジスタを構成し、これらを列方向に１６本配置している。また、図９の２入力ＮＯＲ回路Ｇ３１，Ｇ３２，・・・，Ｇ４６は、与えられたクロック信号ＣＫを、デコード信号ｄｅｃ［０］，ｄｅｃ［１］，・・・，ｄｅｃ［１５］でゲーティングして、書き込みたい行のレジスタに供給する。
【００３２】
図１０は、図９のレジスタファイルに用いたフリップフロップ回路を示す図である。図１０のフリップフロップ回路は、図３の第２の参考例に示すフリップフロップ回路に変更を加え、クロック信号ＣＫＢの立ち下がりエッジでデータを格納するようにしたものである。第４の参考例では、デコード信号ｄｅｃ［０］，ｄｅｃ［１］，・・・，ｄｅｃ［１５］によって、書き込むべき行のレジスタを指定し、クロック信号ＣＫを立ち上げることで、指定したレジスタ上のフリップフロップ回路ＢＸのデータ入力端子Ｄ、ＤＮに、設定した値を書き込むことができる。ＲＡＭ型ラッチ回路を応用したフリップフロップ回路は小型であるため、従来のマスタースレーブ型のフリップフロップ回路を用いた場合に比べて、レジスタファイル全体の占有面積を小さくすることができる。
【００３３】
（第７の実施の形態）
図１１及び図１２は本発明の第７の実施の形態を示す図であり、ＲＡＭ型ラッチ回路を用いた１６ビット幅、１６本構成のレジスタファイルを示すものである。ここで、図１１はレジスタファイルの全体構成を示している。図１１に示す回路ブロックＢ−０−０〜Ｂ−１５−１５は、ＲＡＭ型のラッチ回路を示す。図１１では、行方向に配列した１６個のラッチ回路が１つの１６ビット幅レジスタを構成し、これらを列方向に１６本配置している。また、図１１のインバータ回路Ｇ１，Ｇ２と、２入力ＮＯＲ回路Ｇ３１，Ｇ３２〜Ｇ６１，Ｇ６２（例えば２個の２入力ＮＯＲ回路Ｇ３１，Ｇ３２を１組とする合計１６組の２入力ＮＯＲ回路）とにより、遅延反転クロック信号生成回路を構成し、クロック信号ＣＫ１から、これを遅延、反転したクロック信号ＣＫＢｄを生成して、上記ラッチ回路ＢＸ（Ｘ＝0-0〜15-15）に供給している。また、２入力ＮＯＲ回路Ｇ３１，Ｇ３２〜Ｇ６１，Ｇ６２は、デコード信号ｄｅｃ［０］，ｄｅｃ［１］，・・・，ｄｅｃ［１５］を入力として、／ＣＫ（ＣＫバー：ＣＫの論理反転値）と、／ＣＫＢｄ（ＣＫＢｄバー：ＣＫＢｄの論理反転値）とをゲーティングし、各ラッチ回路ＢＸ（Ｘ＝0-0〜15-15）にクロック信号ＣＫ１及びＣＫＢｄを供給している。
【００３４】
図１２はレジスタファイルに用いたクリア付きのＲＡＭ型のラッチ回路ＢＸ（Ｘ＝0-0〜15-15）の構成を示すものである。図１２のラッチ回路ＢＸ（Ｘ＝0-0〜15-15）は、図６の第４の実施の形態で用いたものであるため詳細な説明は省略する。図１１の第７の実施の形態においては、デコード信号ｄｅｃ［０］，ｄｅｃ［１］，・・・，ｄｅｃ［１５］によって、書き込むべき行のレジスタを指定し、クロック信号ＣＫ１を立ち上げることで、レジスタ上のラッチ回路ＢＸのデータ入力端子Ｄ、ＤＮに、設定した値を書き込むことができる。このように第７の実施の形態では、タイミングと極性の異なる２つのクロック信号を生成して、各ラッチ回路に供給することにより、ラッチ回路をクロック信号ＣＫ１の立ち上がりエッジでデータを格納するフリップフロップとして使用することができる。
【００３５】
第７の実施の形態の構成により、遅延反転クロック発生回路の一部とデコード回路を共用化することができ、かつ記憶回路要素はＲＡＭ型ラッチ回路で小型化できるので、従来のマスタースレーブ型のフリップフロップとデコーダ回路を組み合わせた場合にくらべ、レジスタファイル全体の回路規模を小さくすることができる。
【００３６】
（第８の実施の形態）
図１３及び１４は本発明の第８の実施の形態を示す図であり、ＲＡＭ型ラッチ回路を用いた１６ビット幅、１６本構成のレジスタファイルを示すものである。ここで、図１３はレジスタファイルの全体構成を示している。また、図１３に示す回路ブロックＢ−０−０〜Ｂ−１５−１５は、ＲＡＭ型ラッチ回路を用いたフリップフロップ回路を示している。図１３では、行方向に配列した１６個のフリップフロップ回路が１つの１６ビット幅レジスタを構成し、これらを列方向に１６本配置している。図１３の２入力ＮＯＲ回路Ｇ３１，Ｇ３２，・・・，Ｇ４６は、クロック信号ＣＫからインバータ回路Ｇ３０を経由して得られるクロック信号／ＣＫ（ＣＫバー）を、デコード信号ｄｅｃ［０］，ｄｅｃ［１］，・・・，ｄｅｃ［１５］でゲーティングして、書き込みたい行のレジスタに供給する。
【００３７】
図１４は、上記レジスタファイルに用いたフリップフロップ回路を示す図である。このフリップフロップ回路は、図６の第４の実施の形態で用いたものであるため詳細説明を省略する。第８の実施の形態では、デコード信号ｄｅｃ［０］，ｄｅｃ［１］，・・・，ｄｅｃ［１５］によって、書き込むべき行のレジスタを指定し、クロック信号ＣＫを立ち上げることで、指定したレジスタ上のフリップフロップ回路のデータ入力端子Ｄ、ＤＮに、設定した値を書き込むことができる。ＲＡＭ型ラッチ回路を応用したフリップフロップ回路は小型であるため、従来のマスタースレーブ型のフリップフロップ回路を用いた場合に比べて、レジスタファイル全体の占有面積を小さくすることができる。
【００３８】
このように、本実施の形態では、基本となるラッチ回路をＲＡＭ型の構成とし、ＲＡＭへの書き込みパスの活性、不活性を、タイミングのずれた２つのクロック信号によって瞬時に切り替えることを可能にしたものである。また、ラッチ回路へクロック信号を供給するクロック供給回路は単に第１のクロック信号を、遅延、反転させて第２のクロック信号を生成すればよく、従来例のような微小幅パルスを生成する必要はない。このような構成を採ることによりラッチ回路を小型化でき、かつクロック供給回路を簡素化してフリップフロップ回路全体を小型化することができる。したがって、デジタル集積回路全体の占有面積を小さくして、回路の高速化および低消費電力化を図ることができる。
【００４０】
【発明の効果】
以上説明したように本発明によれば、入力信号を反転出力する第１及び第２の回路からデータ保持回路を構成し、かつ第１の回路の出力端子と第２の回路の入力端子との接続点を第１のデータ入力端子として設け、さらに第２の回路の出力端子と第１の回路の入力端子との接続点を第２のデータ入力端子として設けるとともに、第１のクロック信号に基づき生成された第２のクロック信号により駆動される第１のｎＭＯＳトランジスタ、データ信号により駆動される第２のｎＭＯＳトランジスタ及び第１のクロック信号により駆動される第３のｎＭＯＳトランジスタを第１のデータ入力制御部として第１のデータ入力端子とグランド端子間に直列接続し、かつ第２のクロック信号により駆動される第４のｎＭＯＳトランジスタ、データ信号の反転信号により駆動される第５のｎＭＯＳトランジスタ及び第１のクロック信号により駆動される第６のｎＭＯＳトランジスタを第２のデータ入力制御部として第２のデータ入力端子とグランド端子間に直列接続するとともに、クロック供給回路は第１のクロック信号を入力すると入力した第１のクロック信号をデータ入力制御部に供給し、かつ第１のクロック信号の遅延反転信号を生成して第２のクロック信号としてデータ入力制御部に供給するようにしたので、データ保持回路及びデータ入力制御部からなるラッチ回路の小型化が可能になるとともに、特にクロック供給回路は単に第１のクロック信号を、遅延、反転させて第２のクロック信号を生成するように構成すれば良いことから、したがって、クロック供給回路を簡単かつ小型に構成できる。
【図面の簡単な説明】
【図１】 フリップフロップ回路の第１の参考例を示す回路図である。
【図２】 図１のフリップフロップ回路のタイミングチャートである。
【図３】 フリップフロップ回路の第２の参考例を示す回路図である。
【図４】 フリップフロップ回路の第３の実施の形態を示す回路図である。
【図５】 図４のフリップフロップ回路のタイミングチャートである。
【図６】 フリップフロップ回路の第４の実施の形態を示す回路図である。
【図７】 フリップフロップ回路の第３の参考例を示す回路図である。
【図８】 図７のレジスタファイルに用いられるラッチ回路の構成を示す回路図である。
【図９】 フリップフロップ回路の第４の参考例を示す回路図である。
【図１０】 図９のレジスタファイルに用いられるフリップフロップ回路の構成を示す回路図である。
【図１１】 本発明の第７の実施の形態を示す回路図である。
【図１２】 図１１のレジスタファイルに用いられるラッチ回路の構成を示す回路図である。
【図１３】 本発明の第８の実施の形態を示す回路図である。
【図１４】 図１３のレジスタファイルに用いられるフリップフロップ回路の構成を示す回路図である。
【図１５】 従来回路の構成を示す回路図である。
【図１６】 図１５に示す従来回路のタイミングチャートである。
【符号の説明】
Ｇ１，Ｇ２，Ｇ４，Ｇ５，Ｇ６，Ｇ８…インバータ回路、Ｇ３，Ｇ３０〜Ｇ６２…２入力ＮＯＲ回路、Ｇ７…２入力ＮＡＮＤ回路、Ｇ１１〜Ｇ２６…３入力ＮＯＲ回路、ＧＹ，ＧＹＮ…出力ゲート、Ｍ１〜Ｍ６…ｎＭＯＳトランジスタ、Ｂ−０−０〜Ｂ−１５−１５…ラッチ回路（またはフリップフロップ回路）。
【発明の属する技術分野】
本発明は、占有面積の小さいラッチ回路を応用したフリップフロップ回路に関する。
【０００２】
【従来の技術】
記憶回路は現在のデジタル集積回路のなかで大きな部分を占めている。その理由は、デバイスの微細化とともに多種多様な機能を同一チップ上に盛り込めるようになった結果、それらの中間結果を、高速アクセスできる形で同一チップ上に保存しておく必要性が高まり、かつそのデータ量も急増しているからである。
【０００３】
従来、この種の記憶回路は、ラッチ回路またはフリップフロップ回路で実現されてきた。ラッチ回路は、クロック信号のレベルがハイまたはロウの期間に、新規データを取り込む回路である。回路規模は小さいが、データを取り込むタイミング等に十分注意して設計する必要がある。一方、フリップフロップ回路はクロック信号の立ち上がりエッジまたは立ち下がりエッジで新規データを取り込む回路である。ラッチ回路に比べ回路規模は大きくなるが、タイミング設計が容易であるといった利点がある。
【０００４】
【発明が解決しようとする課題】
近年、ラッチ回路の小面積性とフリップフロップ回路のタイミング設計容易性とを合わせもつ回路形式が提案されている。その回路例とタイミングシーケンスをそれぞれ図１５及び図１６に示す。図１５に示す回路は、ＣＭＯＳトランスミッションゲート形式のラッチ回路を、クロックの立ち上がりエッジに同期した微小時間幅パルス信号（微小幅パルス信号）で駆動し、エッジトリガーのフリップフロップ回路として動作させている。
【０００５】
しかしながら、このような従来回路は、回路の構成要素であるラッチ回路がトランスミッションゲート方式であるため、十分に小型化できないという課題があった。
【０００６】
したがって、本発明は、フリップフロップ回路を構成する記憶回路であるラッチ回路の小型化を可能にすることを目的とする。
【０００９】
【課題を解決するための手段】
このような課題を解決するために本発明は、入力信号を反転出力する第１及び第２の回路からなり、第１の回路の出力端子と第２の回路の入力端子との接続点を第１のデータ入力端子として設け、かつ第２の回路の出力端子と第１の回路の入力端子との接続点を第２のデータ入力端子として設けたデータ保持回路と、第１のクロック信号に基づき生成された第２のクロック信号により駆動される第１のｎＭＯＳトランジスタ、データ信号により駆動される第２のｎＭＯＳトランジスタ及び第１のクロック信号により駆動される第３のｎＭＯＳトランジスタが第１のデータ入力端子とグランド端子間に直列接続された第１のデータ入力制御部と、第２のクロック信号により駆動される第４のｎＭＯＳトランジスタ、データ信号の反転信号により駆動される第５のｎＭＯＳトランジスタ及び第１のクロック信号により駆動される第６のｎＭＯＳトランジスタが第２のデータ入力端子とグランド端子間に直列接続された第２のデータ入力制御部と、第１のクロック信号を入力すると入力した第１のクロック信号をデータ入力制御部に供給するとともに、この第１のクロック信号の遅延反転信号を生成し第２のクロック信号としてデータ入力制御部に供給するクロック供給回路とを設けたものである。
【００１０】
ここで、クロック供給回路は、第１のクロック信号を遅延反転する第１のインバータ回路と、第１のインバータ回路の出力を遅延反転する第２のインバータ回路と、第２のインバータ回路の出力を遅延反転し第２のクロック信号として出力する第３のインバータ回路とから構成されるものである。
【００１１】
また、データ保持回路の第１及び第２の回路をそれぞれインバータ回路により構成したものである。
また、データ保持回路の第１の回路をインバータ回路により構成し、第２の回路を２入力ＮＡＮＤ回路により構成するとともに、インバータ回路の出力端子と２入力ＮＡＮＤ回路の第１の入力端子との接続点を第１のデータ入力端子として設けるとともに、２入力ＮＡＮＤ回路の第２の入力端子を、第１のデータ入力端子の論理値を「０」にするクリア信号の入力端子として設けたものである。
また、それぞれ第１及び第２のデータ入力制御部を介して入力されデータ保持回路に保持されているデータを第１及び第２のデータ入力端子を介して外部に出力する第１及び第２の出力ゲートを設けたものである。
【００１２】
【発明の実施の形態】
以下、本発明について図面を参照して説明する。
（第１の参考例）、
図１は、フリップフロップ回路の第１の参考例を示す図であり、ＲＡＭ型ラッチ回路を用いたフリップフロップ回路の回路構成を示すものである。図２は図１に示すフリップフロップ回路の各部のタイミングを示すタイミングチャートである。
【００１３】
図１において、インバータ回路Ｇ１，Ｇ２と２入力ＮＯＲ回路Ｇ３は、微小幅パルス発生回路Ａ１を構成している。微小幅パルス発生回路Ａ１は、図２（ｂ）に示すクロック信号ＣＫ１を入力し、その立ち上がりエッジにおいて図２（ｃ）に示す微小幅パルス信号ＣＫ２を生成する。また、図１において、インバータ回路Ｇ５とＧ６はデータ保持回路を構成している。データ保持回路は、互いの入力端子と出力端子を、ノードＱ、ＱＮで接続し、同ノードを介して書き込まれたデータを保存する。
【００１４】
また、インバータＧ４はデータ信号Ｄを入力して、その反転信号を出力する。また、ｎＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４は、データ入力制御部を構成しており、それぞれのｎＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４は、データ信号Ｄあるいはその反転信号、または微小幅パルス信号ＣＫ２によって制御されている。前述したデータ保持回路とデータ入力制御部とによりフリップフロップ回路が構成される。微小幅パルス発生回路Ａ１では、クロック信号ＣＫ１の反転信号と、これをインバータ回路Ｇ２で遅延させた信号とを２入力ＮＯＲ回路Ｇ３に入力している。これにより、クロック信号ＣＫ１が０から１に変化した瞬間、２入力ＮＯＲ回路Ｇ３の２つの入力信号をある短い期間だけ、ともに０とすることができ、これに応じて微小な時間幅のパルス信号ＣＫ２を生成することができる。図２に示すタイミングチャートは、クロック信号ＣＫ１の立ち上がりエッジで微小幅パルス信号ＣＫ２が生成されることを模式的に示している。
【００１５】
４つのｎＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４からなる前記データ入力制御部は、微小幅パルス信号ＣＫ２の論理値により、ラッチ回路Ｂ１の動作モードを、保持と通過の間で切り替える。微小幅パルス信号ＣＫ２の論理値と各制御デバイス（Ｍ１，Ｍ２，Ｍ３，Ｍ４）の導通状態、ラッチ回路Ｂ１の動作モードの対応関係を表１に示す。
【００１６】
【表１】
表１において、通過モードはＣＫ２が１、保持モードはＣＫ２が０の場合に対応する。したがって、微小幅パルス生成回路Ａ１によりクロック信号ＣＫ１の立ち上がりエッジでクロック信号ＣＫ２を０→１→０と瞬時に切り替えることにより、ラッチ回路Ｂ１をＣＫ１のエッジトリガーフリップフロップ回路として動作させることができる。以上から、ＲＡＭ型ラッチ回路の採用でラッチ回路そのものを小型化し、かつ微小幅パルスによって、このラッチ回路をフリップフロップとして動作させることができるので、従来より小型なフリップフロップ回路を実現できる。
【００１８】
（第２の参考例）
図３は、フリップフロップ回路の第２の参考例を示す図であり、ＲＡＭ型ラッチ回路Ｂ２を用いたフリップフロップ回路の構成を示すものである。第２の参考例では、前述の第１の参考例のフリップフロップ回路に変更を加えたものであり、新たにクリア入力端子ＣＬＲを追加して、データ保持回路の保持データを、ノードＱで０とできるようにしたものである。第２の参考例では、データ保持回路をインバータ回路Ｇ５と２入力ＮＡＮＤ回路Ｇ７によって構成する。インバータ回路Ｇ５の出力と２入力ＮＡＮＤ回路Ｇ７の入力の１つをノードＱに接続し、インバータ回路Ｇ５の入力と２入力ＮＡＮＤ回路Ｇ７の出力をノードＱＮに接続する。
【００１９】
また、２入力ＮＡＮＤ回路Ｇ７の入力の１つをクリア入力端子ＣＬＲに接続する。これにより、クリア入力端子ＣＬＲに入力されるクリア信号を論理値０とすることで、データ保持回路の保持データをノードＱで０、ノードＱＮで１に設定することができる。フリップフロップとして動作させる場合には、クリア入力端子ＣＬＲに入力されるクリア信号を論理値１に設定する。
【００２０】
（第３の実施の形態）
図４は、本発明の第３の実施の形態を示す図であり、ＲＡＭ型ラッチ回路Ｂ３を用いたフリップフロップ回路の回路構成を示すものである。また、図５は図４に示すフリップフロップ回路の各部の動作タイミングを示すタイミングチャートである。
図４において、インバータＧ１，Ｇ２，Ｇ８は、遅延反転クロック発生回路Ａ２を構成している。遅延反転クロック発生回路Ａ２は、クロック信号ＣＫ１を入力として、これを遅延、反転したクロック信号ＣＫＢｄを出力する。ここで、インバータ回路Ｇ５とＧ６は、第１の参考例で示したようにデータ保持回路を構成しており、互いの入力端子と出力端子を、ノードＱ、ＱＮで接続し、同ノードを介して書き込まれたデータを保存する。また、インバータＧ４はデータ信号Ｄを入力して、その反転信号を出力する。さらに、ｎＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６はデータ入力制御部を構成している。
【００２１】
それぞれのｎＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６は、データ信号Ｄあるいはその反転信号、またはクロック信号ＣＫ１あるいはその遅延反転クロック信号ＣＫＢｄによって制御され、ｎＭＯＳトランジスタＭ３，Ｍ４のソース端子はグランド端子に接続されている。遅延反転クロック発生回路Ａ２では、クロック信号ＣＫ１を３段のインバータ回路チェインに入力し、その出力として、遅延かつ反転したクロック信号ＣＫＢｄを生成している。ＣＫとＣＫＢｄのタイミング関係を図５のタイミングチャートに模式的に示す。
【００２２】
６つのｎＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６からなるデータ入力制御部は、ＣＫ１およびＣＫＢｄの論理値により、ラッチ回路Ｂ３の動作モードを、保持と通過の間で切り替える。ＣＫ１およびＣＫＢｄの論理値と各デバイスの導通状態、ラッチ回路の動作モードの対応関係を表２に示す。
【００２３】
【表２】
表２において、通過モードはＣＫ１とＣＫＢｄがともに論理値１の場合に対応し、保持モードはそれ以外の全ての場合に対応する。したがって、図５のタイミングチャートに示すように、通過モードと保持モードの切り替えは、単に元のクロック信号ＣＫ１を遅延、反転したクロック信号ＣＫＢｄを生成して、ともに１となるわずかなタイミングを作ることで容易に実現するこができる。これにより、第１の参考例に示すような微小幅パルス発生回路Ａ１が不要となり、内部的なクロック信号生成のための付加回路を小さくして、フリップフロップ回路全体を小型化することができる。
【００２５】
（第４の実施の形態）
図６は本発明の第４の実施の形態を示す図であり、ＲＡＭ型ラッチ回路Ｂ４を用いたフリップフロップ回路の回路構成を示すものである。本実施の形態は、図４の第３の実施の形態のフリップフロップ回路に変更を加えたものであり、新たにクリア入力端子ＣＬＲを追加して、データ保持回路の保持データをノードＱで０とできるようにしたものである。
【００２６】
第４の実施の形態では、データ保持回路をインバータ回路Ｇ５と２入力ＮＡＮＤ回路Ｇ７によって構成する。インバータ回路Ｇ５の出力と２入力ＮＡＮＤ回路Ｇ７の入力の１つをノードＱに接続し、インバータ回路Ｇ５の入力と２入力ＮＡＮＤ回路Ｇ７の出力をノードＱＮに接続する。また、２入力ＮＡＮＤ回路Ｇ７の入力の１つをクリア入力端子ＣＬＲに接続する。これにより、クリア入力端子ＣＬＲに入力されるクリア信号を論理値０とすることで、データ保持回路の保持データをノードＱで０、ノードＱＮで１に設定することができる。フリップフロップとして動作させる場合には、クリア入力端子ＣＬＲに入力されるクリア信号を論理値１に設定する。
【００２７】
（第３の参考例）
図７及び図８は、フリップフロップ回路の第３の参考例を示す図であり、ＲＡＭ型ラッチ回路を用いた１６ビット幅、１６本構成のレジスタファイルを示すものである。ここで、図７はレジスタファイルの全体構成を示している。図７の符号Ｂ−０−０〜Ｂ−１５−１５で示す回路ブロックは、ＲＡＭ型ラッチ回路を表している。図７では、行方向に配列した１６個のラッチ回路が１つの１６ビット幅レジスタを構成し、これらを列方向に１６本配置している。図７において、インバータ回路Ｇ１，Ｇ２と、３入力ＮＯＲ回路Ｇ１１，Ｇ１２，・・・，Ｇ２６の１つとにより微小幅パルス信号生成回路を構成する。そして、この微小幅パルス信号生成回路は、クロック信号ＣＫ１から微小幅のパルスＣＫ２を生成し、上記ラッチ回路ＢＸ（Ｘ＝0-0〜15-15）に供給する。また、３入力ＮＯＲ回路Ｇ１１，Ｇ１２，・・・，Ｇ２６は、デコード信号ｄｅｃ［０］，ｄｅｃ［１］，・・・，ｄｅｃ［１５］をそれぞれ入力し、どの行のレジスタに｛Ｄ１５，ＤＮ１５，・・・，Ｄ０，ＤＮ０｝で与えられるデータを書き込むかを制御する。
【００２８】
図８は、図７に示すレジスタファイルに用いたクリア付きのＲＡＭ型のラッチ回路ＢＸ（Ｘ＝0-0〜15-15）の構成を示す図である。このラッチ回路ＢＸ（Ｘ＝0-0〜15-15）は、図３の第２の参考例で用いたものであるためその詳細説明は省略する。なお、図８の符号ＧＹ，ＧＹＮで示す出力ゲートは、読出制御端子ＯＥからの読出信号により、それぞれノードＱ，ＱＮのデータを外部バスＹ，ＹＮへ出力する。ここで、ＯＥ＝１の場合にデータを出力し、ＯＥ＝０の場合にハイインピーダンスを出力する。以下の実施の形態でも同様である。
【００２９】
第３の参考例では、デコード信号ｄｅｃ［０］，ｄｅｃ［１］，・・・，ｄｅｃ［１５］によって、書き込むべきレジスタを指定し、クロック信号ＣＫ１を立ち上げることで、指定したレジスタ上のラッチ回路ＢＸのデータ入力端子Ｄ，ＤＮに、設定した値を書き込むことができる。このように、微小幅パルス信号ＣＫ２により、個々のラッチ回路ＢＸ（Ｘ＝0-0〜15-15）を、クロック信号ＣＫ１の立ち上がりエッジでデータを格納するフリップフロップとして使用することができる。
【００３０】
第３の参考例により、微小幅パルス発生回路の一部とデコード回路を共用化することができ、かつ記憶回路要素はＲＡＭ型ラッチ回路で小型化できるので、従来のマスタースレーブ型のフリップフロップ回路とデコーダ回路とを組み合わせた場合に比べ、レジスタファイル全体の回路規模を小さくすることができる。ここで、マスタースレーブ型のフリップフロップ回路とは、ラッチ回路を２段直列接続して逆相のクロック信号で駆動するようにしたフリップフロップ回路のことである。マスタースレーブ型フリップフロップ回路は、互いに排他的にデータ通過モード、データ格納モードとなるため、クロック信号の立ち上がりエッジ、または立ち下がりエッジでデータを取り込むことができる。即ち、マスタースレーブ型フリップフロップ回路は、エッジトリガー型のフリップフロップとすることができる。ただし、２つのラッチ回路を必要とするため、回路規模が大となる。
【００３１】
（第４の参考例）
図９及び図１０は、フリップフロップ回路の第４の参考例を示す図であり、ＲＡＭ型ラッチ回路を用いた１６ビット幅、１６本構成のレジスタファイルを示すものである。ここで、図９はレジスタファイルの全体構成を示している。図９に示す回路ブロックＢ−０−０〜Ｂ−１５−１５は、ＲＡＭ型ラッチ回路を用いたフリップフロップ回路を示すものである。図９では、行方向に配列した１６個のフリップフロップ回路が１つの１６ビット幅レジスタを構成し、これらを列方向に１６本配置している。また、図９の２入力ＮＯＲ回路Ｇ３１，Ｇ３２，・・・，Ｇ４６は、与えられたクロック信号ＣＫを、デコード信号ｄｅｃ［０］，ｄｅｃ［１］，・・・，ｄｅｃ［１５］でゲーティングして、書き込みたい行のレジスタに供給する。
【００３２】
図１０は、図９のレジスタファイルに用いたフリップフロップ回路を示す図である。図１０のフリップフロップ回路は、図３の第２の参考例に示すフリップフロップ回路に変更を加え、クロック信号ＣＫＢの立ち下がりエッジでデータを格納するようにしたものである。第４の参考例では、デコード信号ｄｅｃ［０］，ｄｅｃ［１］，・・・，ｄｅｃ［１５］によって、書き込むべき行のレジスタを指定し、クロック信号ＣＫを立ち上げることで、指定したレジスタ上のフリップフロップ回路ＢＸのデータ入力端子Ｄ、ＤＮに、設定した値を書き込むことができる。ＲＡＭ型ラッチ回路を応用したフリップフロップ回路は小型であるため、従来のマスタースレーブ型のフリップフロップ回路を用いた場合に比べて、レジスタファイル全体の占有面積を小さくすることができる。
【００３３】
（第７の実施の形態）
図１１及び図１２は本発明の第７の実施の形態を示す図であり、ＲＡＭ型ラッチ回路を用いた１６ビット幅、１６本構成のレジスタファイルを示すものである。ここで、図１１はレジスタファイルの全体構成を示している。図１１に示す回路ブロックＢ−０−０〜Ｂ−１５−１５は、ＲＡＭ型のラッチ回路を示す。図１１では、行方向に配列した１６個のラッチ回路が１つの１６ビット幅レジスタを構成し、これらを列方向に１６本配置している。また、図１１のインバータ回路Ｇ１，Ｇ２と、２入力ＮＯＲ回路Ｇ３１，Ｇ３２〜Ｇ６１，Ｇ６２（例えば２個の２入力ＮＯＲ回路Ｇ３１，Ｇ３２を１組とする合計１６組の２入力ＮＯＲ回路）とにより、遅延反転クロック信号生成回路を構成し、クロック信号ＣＫ１から、これを遅延、反転したクロック信号ＣＫＢｄを生成して、上記ラッチ回路ＢＸ（Ｘ＝0-0〜15-15）に供給している。また、２入力ＮＯＲ回路Ｇ３１，Ｇ３２〜Ｇ６１，Ｇ６２は、デコード信号ｄｅｃ［０］，ｄｅｃ［１］，・・・，ｄｅｃ［１５］を入力として、／ＣＫ（ＣＫバー：ＣＫの論理反転値）と、／ＣＫＢｄ（ＣＫＢｄバー：ＣＫＢｄの論理反転値）とをゲーティングし、各ラッチ回路ＢＸ（Ｘ＝0-0〜15-15）にクロック信号ＣＫ１及びＣＫＢｄを供給している。
【００３４】
図１２はレジスタファイルに用いたクリア付きのＲＡＭ型のラッチ回路ＢＸ（Ｘ＝0-0〜15-15）の構成を示すものである。図１２のラッチ回路ＢＸ（Ｘ＝0-0〜15-15）は、図６の第４の実施の形態で用いたものであるため詳細な説明は省略する。図１１の第７の実施の形態においては、デコード信号ｄｅｃ［０］，ｄｅｃ［１］，・・・，ｄｅｃ［１５］によって、書き込むべき行のレジスタを指定し、クロック信号ＣＫ１を立ち上げることで、レジスタ上のラッチ回路ＢＸのデータ入力端子Ｄ、ＤＮに、設定した値を書き込むことができる。このように第７の実施の形態では、タイミングと極性の異なる２つのクロック信号を生成して、各ラッチ回路に供給することにより、ラッチ回路をクロック信号ＣＫ１の立ち上がりエッジでデータを格納するフリップフロップとして使用することができる。
【００３５】
第７の実施の形態の構成により、遅延反転クロック発生回路の一部とデコード回路を共用化することができ、かつ記憶回路要素はＲＡＭ型ラッチ回路で小型化できるので、従来のマスタースレーブ型のフリップフロップとデコーダ回路を組み合わせた場合にくらべ、レジスタファイル全体の回路規模を小さくすることができる。
【００３６】
（第８の実施の形態）
図１３及び１４は本発明の第８の実施の形態を示す図であり、ＲＡＭ型ラッチ回路を用いた１６ビット幅、１６本構成のレジスタファイルを示すものである。ここで、図１３はレジスタファイルの全体構成を示している。また、図１３に示す回路ブロックＢ−０−０〜Ｂ−１５−１５は、ＲＡＭ型ラッチ回路を用いたフリップフロップ回路を示している。図１３では、行方向に配列した１６個のフリップフロップ回路が１つの１６ビット幅レジスタを構成し、これらを列方向に１６本配置している。図１３の２入力ＮＯＲ回路Ｇ３１，Ｇ３２，・・・，Ｇ４６は、クロック信号ＣＫからインバータ回路Ｇ３０を経由して得られるクロック信号／ＣＫ（ＣＫバー）を、デコード信号ｄｅｃ［０］，ｄｅｃ［１］，・・・，ｄｅｃ［１５］でゲーティングして、書き込みたい行のレジスタに供給する。
【００３７】
図１４は、上記レジスタファイルに用いたフリップフロップ回路を示す図である。このフリップフロップ回路は、図６の第４の実施の形態で用いたものであるため詳細説明を省略する。第８の実施の形態では、デコード信号ｄｅｃ［０］，ｄｅｃ［１］，・・・，ｄｅｃ［１５］によって、書き込むべき行のレジスタを指定し、クロック信号ＣＫを立ち上げることで、指定したレジスタ上のフリップフロップ回路のデータ入力端子Ｄ、ＤＮに、設定した値を書き込むことができる。ＲＡＭ型ラッチ回路を応用したフリップフロップ回路は小型であるため、従来のマスタースレーブ型のフリップフロップ回路を用いた場合に比べて、レジスタファイル全体の占有面積を小さくすることができる。
【００３８】
このように、本実施の形態では、基本となるラッチ回路をＲＡＭ型の構成とし、ＲＡＭへの書き込みパスの活性、不活性を、タイミングのずれた２つのクロック信号によって瞬時に切り替えることを可能にしたものである。また、ラッチ回路へクロック信号を供給するクロック供給回路は単に第１のクロック信号を、遅延、反転させて第２のクロック信号を生成すればよく、従来例のような微小幅パルスを生成する必要はない。このような構成を採ることによりラッチ回路を小型化でき、かつクロック供給回路を簡素化してフリップフロップ回路全体を小型化することができる。したがって、デジタル集積回路全体の占有面積を小さくして、回路の高速化および低消費電力化を図ることができる。
【００４０】
【発明の効果】
以上説明したように本発明によれば、入力信号を反転出力する第１及び第２の回路からデータ保持回路を構成し、かつ第１の回路の出力端子と第２の回路の入力端子との接続点を第１のデータ入力端子として設け、さらに第２の回路の出力端子と第１の回路の入力端子との接続点を第２のデータ入力端子として設けるとともに、第１のクロック信号に基づき生成された第２のクロック信号により駆動される第１のｎＭＯＳトランジスタ、データ信号により駆動される第２のｎＭＯＳトランジスタ及び第１のクロック信号により駆動される第３のｎＭＯＳトランジスタを第１のデータ入力制御部として第１のデータ入力端子とグランド端子間に直列接続し、かつ第２のクロック信号により駆動される第４のｎＭＯＳトランジスタ、データ信号の反転信号により駆動される第５のｎＭＯＳトランジスタ及び第１のクロック信号により駆動される第６のｎＭＯＳトランジスタを第２のデータ入力制御部として第２のデータ入力端子とグランド端子間に直列接続するとともに、クロック供給回路は第１のクロック信号を入力すると入力した第１のクロック信号をデータ入力制御部に供給し、かつ第１のクロック信号の遅延反転信号を生成して第２のクロック信号としてデータ入力制御部に供給するようにしたので、データ保持回路及びデータ入力制御部からなるラッチ回路の小型化が可能になるとともに、特にクロック供給回路は単に第１のクロック信号を、遅延、反転させて第２のクロック信号を生成するように構成すれば良いことから、したがって、クロック供給回路を簡単かつ小型に構成できる。
【図面の簡単な説明】
【図１】 フリップフロップ回路の第１の参考例を示す回路図である。
【図２】 図１のフリップフロップ回路のタイミングチャートである。
【図３】 フリップフロップ回路の第２の参考例を示す回路図である。
【図４】 フリップフロップ回路の第３の実施の形態を示す回路図である。
【図５】 図４のフリップフロップ回路のタイミングチャートである。
【図６】 フリップフロップ回路の第４の実施の形態を示す回路図である。
【図７】 フリップフロップ回路の第３の参考例を示す回路図である。
【図８】 図７のレジスタファイルに用いられるラッチ回路の構成を示す回路図である。
【図９】 フリップフロップ回路の第４の参考例を示す回路図である。
【図１０】 図９のレジスタファイルに用いられるフリップフロップ回路の構成を示す回路図である。
【図１１】 本発明の第７の実施の形態を示す回路図である。
【図１２】 図１１のレジスタファイルに用いられるラッチ回路の構成を示す回路図である。
【図１３】 本発明の第８の実施の形態を示す回路図である。
【図１４】 図１３のレジスタファイルに用いられるフリップフロップ回路の構成を示す回路図である。
【図１５】 従来回路の構成を示す回路図である。
【図１６】 図１５に示す従来回路のタイミングチャートである。
【符号の説明】
Ｇ１，Ｇ２，Ｇ４，Ｇ５，Ｇ６，Ｇ８…インバータ回路、Ｇ３，Ｇ３０〜Ｇ６２…２入力ＮＯＲ回路、Ｇ７…２入力ＮＡＮＤ回路、Ｇ１１〜Ｇ２６…３入力ＮＯＲ回路、ＧＹ，ＧＹＮ…出力ゲート、Ｍ１〜Ｍ６…ｎＭＯＳトランジスタ、Ｂ−０−０〜Ｂ−１５−１５…ラッチ回路（またはフリップフロップ回路）。
Claims (5)
- 入力信号を反転出力する第１及び第２の回路からなり、第１の回路の出力端子と第２の回路の入力端子との接続点を第１のデータ入力端子として設け、かつ第２の回路の出力端子と第１の回路の入力端子との接続点を第２のデータ入力端子として設けたデータ保持回路と、
第１のクロック信号に基づき生成された第２のクロック信号により駆動される第１のｎＭＯＳトランジスタと、データ信号により駆動される第２のｎＭＯＳトランジスタ及び前記第１のクロック信号により駆動される第３のｎＭＯＳトランジスタが前記第１のデータ入力端子とグランド端子間に直列接続された第１のデータ入力制御部と、
前記第２のクロック信号により駆動される第４のｎＭＯＳトランジスタと、前記データ信号の反転信号により駆動される第５のｎＭＯＳトランジスタ及び前記第１のクロック信号により駆動される第６のｎＭＯＳトランジスタが前記第２のデータ入力端子とグランド端子間に直列接続された第２のデータ入力制御部と、
前記第１のクロック信号を入力すると入力した第１のクロック信号を前記第１及び第２のデータ入力制御部に供給するとともに、この第１のクロック信号の遅延反転信号を生成し前記第２のクロック信号として前記第１及び第２のデータ入力制御部に供給するクロック供給回路と
を備えたことを特徴とするフリップフロップ回路。 - 請求項１において、
前記クロック供給回路は、
前記第１のクロック信号を遅延反転する第１のインバータ回路と、前記第１のインバータ回路の出力を遅延反転する第２のインバータ回路と、前記第２のインバータ回路の出力を遅延反転し前記第２のクロック信号として供給する第３のインバータ回路とから構成されることを特徴とするフリップフロップ回路。 - 請求項１において、
前記データ保持回路は、
前記第１及び第２の回路がそれぞれインバータ回路により構成されていることを特徴とするフリップフロップ回路。 - 請求項１において、
前記データ保持回路は、
前記第１の回路がインバータ回路により構成され、前記第２の回路が２入力ＮＡＮＤ回路により構成され、かつ前記インバータ回路の出力端子と前記２入力ＮＡＮＤ回路の第１の入力端子との接続点を前記第１のデータ入力端子として設けるとともに、前記２入力ＮＡＮＤ回路の第２の入力端子を、前記第１のデータ入力端子の論理値を「０」にするクリア信号の入力端子として設けたことを特徴とするフリップフロップ回路。 - 請求項１において、
それぞれ前記第１及び第２のデータ入力制御部を介して入力され前記データ保持回路に保持されているデータを前記第１及び第２のデータ入力端子を介して外部に出力する第１及び第２の出力ゲートを設けたことを特徴とするフリップフロップ回路。
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