JPS6340412A - 有限状態機械回路 - Google Patents

有限状態機械回路

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JPS6340412A
JPS6340412A JP62142414A JP14241487A JPS6340412A JP S6340412 A JPS6340412 A JP S6340412A JP 62142414 A JP62142414 A JP 62142414A JP 14241487 A JP14241487 A JP 14241487A JP S6340412 A JPS6340412 A JP S6340412A
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JP
Japan
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lines
circuit
fsm
line
term
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JP62142414A
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メル・ベーゼス
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    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/045—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using logic state machines, consisting only of a memory or a programmable logic device containing the logic for the controlled machine and in which the state of its outputs is dependent on the state of its inputs or part of its own output states, e.g. binary decision controllers, finite state controllers

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  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は有限状態機械の分野に関するものである。
〔従来の技術および問題点〕
有限状態機械（ＦＳＭすなわちＦｉｎｉｔｅ　Ｓｔａｔ
ｅＭａｃｈｉｎｅ）は論理処理装置において一般に用い
られている技術である。集積回路においては、ＦＳＭは
プログラムされた論理アレイ（ＰＬＡ　　すなわち、Ｐ
ｒｏｇｒａｒｎｍｅｄ　Ｌｏｇｉｃ　Ａｒｒａｙ　）　
を用いて通常構成される。
そのよりなＦＳＭを実現する１つの方法は常に動作する
プルアップ装置をＰＬＡに用いることを含む。常に動作
しているグルアップ装置は電流を常にとるから回路へは
電力が供給される。この技術では直流電流の消費が多す
き゛る。集積回路で電流消費が多いと集積回路中で熱が
多く発生されて部品の信頼度に問題が生ずる。更に、個
々の部品の電流消費量が多いと、離れた場所での電池の
使用に制限が課され、力）つ装置の電力バスの容景を大
きくう゛ること、および４６号シールドを必要とするこ
とのために装置の設計に問題が起きる。
そのようなＦＳＭを実現する別の方法は前光電／選択放
電回路を使用することを含む。この技術は一層厳しいタ
イミング仕様を必要とする。それらの一層厳しいタイミ
ングの要求のために複雑な回路を必要とすることになる
。一般に、前充電／選釈放電ＰＬＡ回路を実現するため
には、システムのクロックは２つの相に分けなげればな
らないか、別のクロック信号を供給せねはならない。そ
のような複雑な回路は製作上の問題および歩留りの問題
をしばしばひき起す。ＦＳＭ　の設計問題を解決するた
めの従来のやり方には固有の問題があることは明らかで
ある。
〔発明の概要〕
本発明はプログラムされｆｃ論理アレイ（ｐＬＡ）を基
にして有限状態機械＜、ＦＳＭ）を新に実現しようとす
るものである。ＦＳＭ　ＰＬＡは容易に製作でき、広い
範囲の利用者の用途に合わせて容易に変更できるから、
ＦＳＭはＭＯ８集積回路にとくに適する。
本発明の好適な実施例においては、ＦＳＭはＰＬＡを用
いて実現される。そのＰＬＡのアンドプレーンに複数の
第１の線と複数の第２の線が結合される。前記第２の線
の１本を選択的に起動させるだめの二項復号手段がＦＳ
Ｍの状態信号を受けるために結合さ扛る。二項復号手段
は第２の線へ結合されている負荷トランジスタの制御も
行う。
負荷トランジスタの数は二項復号法により要求される１
の数に等しいこの回路によりＦＳＭの各折しい状態に対
して適切な第２の線のみを起動することを杵し、それに
よシ、常に起動状態にあるプルアップ技術の副産物であ
る過大な直流電流消費を無くす。
この実施例は与えられた任意の有限状態に対して適切な
第２の線のみを選択し、復号および次の状態発生を行わ
せるためにただ１つのクロックサイクルを必要とする。
したがって、前光電／選択放電回路は不要であり、その
ために複雑な回路設計の必要はない。
この明細書ではＰＬＡを含む改良したＦＳＭについて説
明する。ＭＯＳ　８ｍ回路は容易にプログラムできる、
冴たは変更されるＰＩ・へ回路を使用しているから、Ｆ
ＳＭはＭＯ８集積回路技術にとくに適する。ＦＳＭ　の
電力消費量が少いこともＦＳＭをＣＭＯ３技術に使用す
るのに魅力的である。
本発明を完全に理解できるようにするために、以下の説
明においては、特定の回路等のような特定の事項の詳細
につし、て数多く】ホベてあろＣ１シかし、そのよう女
特定の詳細事項なしに本発明を実施できることが当業者
には明らかであろう。本発明のＦＳＭは数多くの周知方
法で製作上できるから、この明細誉では周知のＭＯＳの
製作方法は説明しない。
〔実施例〕
以下、図面を参照して本発明の詳細な説明する。
まず、ＦＳＭの基本的な構成のブロック図が示されてい
る第１図を参照する。ＰＬＡｌｏはＦＳＭの基本的な論
理素子である。ＰＬＡへの入力は外部入力バス１２およ
び状態信号バス２２の出力から与えられる。各バスは任
意の数の線で構成される。ＰＬＡｌｏの出力はバス１４
と、状態レジスタ１８への人力バス１６−＼与えられる
。各バス１４．１６は任意の数の線で構成できる。
状態レジスタ１８はＦＳＭの最後の状態を格納する。状
態レジスタ１８の出力は、とのＦＳＭ　が一部を構成し
ている装置の別の部分′＼ババス０を介して与えら扛、
かつバス２２を介してＦＳＭへ帰還きれる。したがって
、各折しいサイクルごとにＰＬＡＩＯはバス１２から新
しい外部入力を受け、ＦＳＭの以前の状態を表１状態信
号をバス２２から受け、それらの入力に対して作用して
新しいデータを出力バス１４へ与え、かつバス１６を介
して状態レジスタ１８へ与える。
次に、ＦＳＭの簡単にした基本的な構成のブロック図が
示されている第２図を参照する。ＦＳＭの多くの用途に
おいては、第１図に示す回路とは異って、ＦＳＭは出力
信号を発生する必要はない。
その代りにＦＳＭは状態信号のみを発生し、ＦＳＭが一
部を構成している装置の別の部分により出力は発生され
る。
ＰＬＡ２４はＦＳＭの基本的な論理素子である。
ＰＬＡ２４への入力は外部入力バス２６と状態信号バス
３４を介して与えられる。各バスは任意の数の線で構成
できる。ＰＬＡ２４の出力はバス２８を介して状態レジ
スタ３０へ与えられる。そのバス２８は任意の数の９で
構成できる。
状態レジスタ３０はＦＳＭの最後の状態を格納する。状
態レジスタ３０の出力は、このＦＳＭが一部を構成して
いる装置の別の部分へバス３２を介して与えら７Ｌ１か
つバス３４を介してＦＳＭへ帰還される。したがって、
各折しいサイクルごとにＰＬＡ２４　はバス２６から新
しい外部入力を受け、ＦＳＭの以前の状態を表す状態信
号をバス３４から受け、それらの入力に対して作用して
新しいデータをバス２８を介して状態レジスタ３０へ与
える。
発明の好適な具体例 次に、本発明のＦＳＭの回路図が示されている第３図を
参照する。第３図に示されでいる回路への外部入力は線
４０Ａ〜４０Ｅを介して与えられる。
ＰＬＡ４２　はアンドプレーン４４と、オアプレーン４
６と、復号回路４８と、復号器負荷回路５０とで構成さ
れる。ＰＬＡの出力端子はバッファ５４ａ〜５４ｄを介
して状態レジスタ５２ａ〜５２ｄへそれぞれ結合される
。状態レジスタの出力端子はとのＦＳＭが一部を構成し
ている装置の別の部分へバス５８を介して結合されると
ともに、バス５６を介してＦＳＭ　ＰＬＡ状態信号二項
復号器４８へ結合される。前記バスは１５８ａ〜５８ｄ
　で構成され、前記バス５６は線５６ａ〜５６ｄで構成
される。
第３図は本発明に従って構成されたＦＳＭの一具体例の
電子回路の回路図である。ＰＬＡ４２への外部入力４０
１組の第１の線５２へ結合される。
それらの第１の線はアンドプレーン４４内に水平線とし
て描かれている。この実施例においては外部入力４０は
インバータ７６によって反転もされる。したがって、第
１の線６２＆　と６２ｂへは互いに相補的なデータが常
に与えられ、第１の線６２ｃ　　と　６２ｄへは互いに
相補的なデータが常に与えられる、等である。
ＰＬＡのアンドプレーンには１組の第２の線６０も含ま
れる。各第２の＠６０は各第１の線６２と交差する。そ
れらの交差のうちのある交差において、この回路が実現
することを意図している特定の機能に全面的に依存して
、適切な第１の＠６２と適切な第２の線６０に存在する
信号の論理積をとるように動作するトランジスタ７４を
設けることができる。第２の線６０はバッファ７８へ結
合され、オアプレーン４６へ続く。
１組の第３の線８２もオアブレーンに含まれ、第２の線
６０の延長部と交差する。それらの交差のうちのある交
差において、この回路が実現することを意図している特
定の機能に全面的に依存して、適切な第２の線６０と適
切な第３の線８２に存在する信号の論理和をとるように
動作するトランジスタ７２′に：設けることができる。
第３の線８２にはｐチャネル負荷トランジスタ８０が結
合される。第３の線８２には、オアブレーンを状態レジ
スタ５２へ結合するために用いられるバッファ５４も結
合される。
この実施例においては、状態レジスタ５２はＴ（トグル
）フリップフロップである。本発明にＴフリップフロッ
プを用いるという選択は用途のみに依存する。Ｔフリッ
プフロップ以外の他の任意の種類の電子的記憶装置を使
用することかできる。
Ｔフリップフロップの出力はＴフリップフロップへの入
力が変化した後で変化するだけである。
この実施例では、この回路を実現しようという特定の機
能に全面的に依存して、ＦＳＭの出力が各状態レジスタ
５２の非反転出力から取出され、状態惰号す帝還信号が
各状態レジスタ５２の反転出力から取出される。ＦＳＭ
の出力と上巻ル伯号帰還侶号５６は、特定の用途によシ
戟求される出力と互いに同じ出力′ｆｆ：使用すること
もできる。状態信号帰還信号５６は復号器４８へも入力
され、かつ１　ｆＪ↓の第４の線６６へ結合される。１
組の第２の線６０は復号器４８にも含まれ、１組の第４
の線６６とｙ−差する。それらの交差のうちのある交差
においで、この回路が実現することを意図している特定
の機能に全面的に依存して、適切なｉ！′、２の線６０
と適切な第４の翻６６に存在する信号を復号するために
動作するトランジスタ６８を設げることができる。
第２の絣６０にはｐチャネル負荷トランジスタ６４が結
合される。第４の線６６にはｆｌ、荷トランジスタ６４
と負荷回路５０への入力が結合される。
負荷トランジスタ６４の数と復号トランジスタ６８の数
は、特定の用途のために選択された二項復号法における
「ｌ」の数に常に等しい。
ＦＳＭへの状態信号帰還バス５６のための復号機構は二
項復号器４８と、ＰＬＡ５０への復号された負荷とで構
成される。状態信号帰還バス信号は１６６８〜６６ｄを
介して二項復号器４８へ入力される。復号トランジスタ
６８ａ〜６８ｘを設ける場所と、第２の線６０ａ〜６０
ｈのための負荷トランジスタ６４への入力とを適切に選
択う゛ることによシ、状態信号帰還バス５６上の論理０
により適切に起動されているアンドブレーン４４への負
荷６４ａｌ〜６４ｈ２　と第２の線６０ａ　〜６０ｈだ
げが次の状態レジスタの状態に影Ｖを及ぼす。
各項中のｌとＯの数が常に同じであるから、二項復号法
が好適な方法である。４キャラクタ項に対する２通夜号
法と二項復号法の一例とを対比して第１の表に示す。
０００　＋３　　０　（ｌ　ＯＪ　　　　００１１　　
０１１１００（＋１　　　０（１１００１０１ＪＯＩＩ
ｕｌ１ 任意の数のビットに対する二項符号化のスケジュールは
次式により与えられる。
ここに、Ｃは項の組合わせの数、 ｎは項中のビットの数、 には各項中の「１」の数 である。
二項復号法の密度は２通夜号法の密戻よシ低い。
このことは、二項復号法を用いて同じ数の項を復号する
ためには、２通夜号法によるよりも項当υ多くの数のビ
ラトラ用いることを必要とすることを意味する。しかし
、二項復号法を用いる場合には、負荷トランジスタ６４
の数と復号トランジスタ６８の数はＦ”ＳＭ　ＰＬＡ４
２の各論理ミンターム（ｍｉｎｔｅｒｍ　）に対して同
じである。このために負荷トランジスタの電流導通容量
と、２通夜号法を用いることからの必要性をもたら″ｙ
−各列６０に対する速さパラメータを調整する必要がな
くされる。
次に、第３図に示されている回路の状態図が示されてい
る第４図を参照する。各日１００　、１０２　。
１０４．１０６，１０８．１１０が論理状態を表す。各
矢印１１２，１１４，１１６．ｉ１ｓ、１２０，１２２
゜１２４．１２６，１２８，１３０，１３２　が外部人
力４０を基にしｌこ状態と、状態変数５６との間の遷移
を表す。ここに示す用途では、リセット信号１３４は第
３図のＴフリップフロップ５２へのハードウェア信号で
ある。たとえは、第４図に１０２として示されているよ
うに、状態レジスタ５２の出力が０１０１であシ、外部
人力４０がＢ　１２６であるとすると、状態信号５６と
復刊器５０は負荷トランジスタ６４ｆｌ　、６４ｆ２．
６４ｇ１，６４ｇ２　　を選択し、第２の綜６０の第２
の列６０ｆと第３の列６０ｇ　を起動する。
第２の線６０の選択された列と論理積をとる論理状態は
論理１−０」である。したがって、入力Ｂによ！ｌ１選
択された列は６０ｇである。列６０ｇはオアブレーン４
６中に２個のトランジスタ７２を有する。それら２個の
トランジスタは状態レジスタ５２０２個の下位ビットに
影譬を及ぼす。第４図に状態図かられかるように、関部
入力かＢ１２６の時の状態０１０１　１０２は下位の２
個のビットを変化させ、その結果として状態０１１０　
１０４を生ずる０ トランジスタ１１２，１１６，１２４　が対応する列を
持たないことを示すために、それらのトランジスタはｒ
ｘＪ印がつけられている。ある状態から自身で戻る遷移
は状態レジスタ５２のＴフリップフロップの入力５４を
決して起動しないから、それらの列は不要である。した
がって、それらの列が含まれるとすると、オアブレーン
４６内のトランジスタ７２はそれらに接続されない。し
たがって、それらの列は不要であるから、それらの列は
含まれない。
以上、改良したＦＳＭについて説明した。
【図面の簡単な説明】
第１の図は本発明の一実施例の動作の基本的な理論を示
すブロック図、＠２図は本発明の一実施例の簡単にした
動作モードの基本的な理論を示すブロック図、第３図は
本発明の好適な実施例の回路図、氾４図は第３図に示さ
れている回路の状態図である。 １０．４２−−−−ＰＬＡ、１２”−−−外部入力バス
、１４，１６，２０．２６，２８．３２．３４．５８・
・・・バス、１Ｂ、３０，５２０・・・状態レジスタ、
２２．３４・・・・状態信号バス、４０．５８−・・・
Ｂ４４・・・・アントフレーン、４６・・・のオアブレ
ーン、４８・・・・復号回路、５０・・・・後号器負荷
回路、５４．７８０・舎・バッファ、６０・・・・第２
の線、６２・・・・第１の線、７６・・・・インバータ
、８２・ＩＩφ・第３の線。

Claims (7)

    【特許請求の範囲】
  1. （１）プログラムされた論理アレイ（ＰＬＡ）を含む有
    限状態機械（ＦＳＭ）回路において、 前記ＰＬＡへの入力を受ける複数の第１の線と、前記第
    １の線と交差する複数の第２の線と、前記第１の線の１
    本を前記第２の線の１本に選択的に結合する論理実行手
    段と、 前記第２の線へ結合され、前記論理実行手段の動作を選
    択的に可能にする複数の切替え可能な負荷と、 前記切替え可能な負荷へ結合され、ＦＳＭの状態出力を
    受けてそれを復号し、前記切替え可能な負荷のあるもの
    を前記復号されたＦＳＭ出力の関数として選択的に起動
    する復号手段と、 を備えることを特徴とする有限状態機械回路。
  2. （２）特許請求の範囲第１項記載の回路であつて、復号
    手段はｃ個の項を有する二項復号アルゴリズムに従つて
    動作し、各項は各前記ＦＳＭ状態出力を独自に表し、各
    項は固定された数であるｎ個のビットで構成され、論理
    １である前記ビットの数は各前記項に対して一定数ｋ個
    であることを特徴とする回路。
  3. （３）特許請求の範囲第２項記載の回路であつて、ｋを
    各項中の１の数、ｎを各項中のビットの数として、項の
    数ｃは式 ｃ＝ｎ！／［ｋ！（ｎ−ｋ）！］ により与えられることを特徴とする回路。
  4. （４）特許請求の範囲第２項記載の回路であつて、各前
    記複数の切替え可能な負荷は、各前記第２の線へ直列に
    結合された複数の負荷トランジスタであることを特徴と
    する回路。
  5. （５）特許請求の範囲第１項記載の回路であつて、前記
    論理実行手段は論理積機能を実行し、それにより各前記
    第２の線は前記１つの前記第１の線の論理積を表すこと
    を特徴とする回路。
  6. （６）特許請求の範囲第４項記載の回路であつて、各前
    記第２の線へ結合された前記負荷トランジスタの数は前
    記二項法により要求される論理１の数に等しいことを特
    徴とする回路。
  7. （７）特許請求の範囲第６項記載の回路であつて、複数
    の第３の線を含み、各第３の線が前記第２の線の１本の
    論理和を表すように前記第３の線は前記第２の綴の前記
    １本へ選択的に結合され、それにより前記第３の線はＦ
    ＳＭの前記状態出力を与えることを特徴とする回路。
JP62142414A 1986-06-09 1987-06-09 有限状態機械回路 Pending JPS6340412A (ja)

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US06/871,809 US4675556A (en) 1986-06-09 1986-06-09 Binomially-encoded finite state machine
US871809 1986-06-09

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JPS6340412A true JPS6340412A (ja) 1988-02-20

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DE (1) DE3719181A1 (ja)
GB (1) GB2191618B (ja)

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