JPH0370249B2 - - Google Patents

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JPH0370249B2
JPH0370249B2 JP59078832A JP7883284A JPH0370249B2 JP H0370249 B2 JPH0370249 B2 JP H0370249B2 JP 59078832 A JP59078832 A JP 59078832A JP 7883284 A JP7883284 A JP 7883284A JP H0370249 B2 JPH0370249 B2 JP H0370249B2
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JP
Japan
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input
stage
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word
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JP59078832A
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JPS6014321A (ja
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Aran Chaperu Baabara
Shii Hyunguuhyui
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International Business Machines Corp
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International Business Machines Corp
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Publication of JPH0370249B2 publication Critical patent/JPH0370249B2/ja
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
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  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Shift Register Type Memory (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入力ワードをシフト制御ワードに応
じた量だけシフトさせるための多段シフト装置に
関するものである。
〔従来技術〕
高級なマイクロプロセツサでは、入力ワードを
多桁シフトさせるシフタ手段、および入力ワード
を１マシン・サイクルまたはそれ以下の時間で回
転（シフト循環）させる能力をもつローテータ手
段を用いて、非常に強力な機能を実現することが
できる。それとは別に、超大規模集積（VLSI）
技術とその能力を最大限に活用するために、プロ
セツサ設計は、より強力な命令コードおよびます
ます広い命令コード・ワード幅を目指す傾向にあ
る。従つて、これまで例えば32ビツト以上の巾広
い入力ワードを操作できるシフタ／ローテータに
関心が寄せられている。重要な設計基準は、就
中、速度性能、素子数、電力および刻時制御の点
である。
“Introduction to VLSI System”と題する
C.Mead他の著書の第159頁以下には、パス・ト
ランジスタのアレイを用い、入力ワードをシフト
させ且つ回転できるシフタ／ローテータ構成が示
されている。
〔発明が解決しようとする問題点〕
上述のC.Mead他によるシフタ／ローテータの
場合は、入力ワーの巾（ビツト数）をｎとしたと
き、ｎ×ｎのアレイ・トランジスタを用いる必要
があり、非常に素子数が多い。したがつてアレイ
の寸法が大きくなるだけでなく、電力消費も大き
く、また回路遅延も大きくなる。また、２進コー
ド化されたシフト制御ワードが用いられる場合
は、シフト制御ワードの巾はｎビツト必要である
から、アレイを駆動する信号を発生するのに大き
な解読器が必要であり、素子数が増えると共に付
加的回路遅延が生じる。
したがつて本発明の主たる目的は、素子数が少
なく、コンパクトなアレイを形成でき、電力消費
が少なく且つ高速な多段シフト装置を提供するこ
とである。
他の目的はシフト制御ワードを解読する必要の
ない多段シフト装置を提供することである。
本発明の他の目的は、上位ビツト線を下位ビツ
ト線へ結合する長い回転シフト路に付随する大き
な寄生キヤパシタを減少させる手段を有する多段
シフト装置を提供することである。
［問題点を解決するための手段］ 上記の目的を達成するための本発明による多段
シフト装置は下記の通りの構成を有する。
入力ワード及び出力ワードの各ビツト位置に対
応する桁位置を夫々有する入力段及び出力段を、
夫々前段の出力が次段の入力となるように、縦続
接続した複数段のビツト転送路を含み、 隣接した各入出力段間のビツト転送路は、同一
桁位置の入力点及び出力点を接続する第１スイツ
チング・トランジスタを含む直通転送路並びに異
なる桁位置の入力点及び出力点を接続する第２ス
イツチング・トランジスタを含む交差転送路から
構成されており、 上記第１スイツチング・トランジスタ及び第２
スイツチング・トランジスタは、その各制御電極
に上記各入出力段間のビツト転送路に対応するシ
フト制御ワードの各ビツト信号及びその補数信号
が選択的に印加されると上記直通転送路及び交差
転送路を閉路して上記シフト制御ワードで規定さ
れた各段間のシフト量の和に等しい量だけ出力ワ
ードを入力ワードに関してシフトさせる多段シフ
ト装置であつて、 上記交差転送路のうち、ビツトの循環シフトの
ために上位桁入力点を下位桁出力点へ接続した循
環交差転送路には、実質的に常時オフ状態の付加
的なスイツチング・トランジスタを上記上位桁入
力点の近傍に直列に接続し、該スイツチング・ト
ランジスタの制御電極にシフト制御ワードの対応
する補数信号が印加されるとオン状態に切換わる
ように構成したことを特徴とする多段シフト装
置。
常時オフ状態のトランジスタの介在のため長い
循環交差転送路が、常時は、上位桁入力点近傍か
ら遮断された状態になり、この転送路による大き
な寄生キヤパシタンスの影響が無くなる。
〔実施例〕
まず第１図を参照すると、本発明にもとづく、
入力ワード２０００を導線４２００上のシフト制
御ワード４０００によつて制御される量だけシフ
トさせるための多段シフト装置１０００は、入力
ワード２０００を受けるための第１段１２００を
含んでいる。第１段１２００の出力は、そのすぐ
次の段１４００の入力に接続されている。段１４
００の出力は、その次の段１６００の入力に接続
され、以下同様である。シフト装置１０００は、
また出力ワード３０００を発生するための最終出
力段１８００を含む。
本発明によれば、多段シフト装置１０００は、
入力ワード２０００を１つのマシン・サイクル内
で、複数桁シフトすることができる。複数な多相
刻時制御を必要とする通常のシフト・レジスタお
よびローテータとは異なり、本発明にもとづくシ
フト装置１０００は、刻時制御を必要としない。
ここに開示するシフト装置１０００は、改善され
た遅延を有し、非常に広いデータ幅の場合でも
（入力ワード２０００が多くのビツトを含む場合
でも）素子数が少なくてよく、電力消費も少な
い。
第１図の多段シフト装置１０００を関連回路と
共に第２図にブロツク・ダイアグラムの形で示
す。多段シフト装置１０００は、320個のパス・
トランジスタ＋15個の減結合装置（より詳しい説
明は、後で第７図に関して行なう）からなるアレ
イであり、５段に配列されている。入力ワード２
０００は、駆動回路５０００によつてバツフアす
ることができ、同様に出力ワード３０００も駆動
回路６０００によつてバツフアすることができ
る。シフト制御ワード４０００は、ドライバ４５
００によつてバツフアすることができ、後者はま
た、シフタ・アレイ１０００を制御するための導
線４２００上に、バツフアされたシフト制御ワー
ド出力と共に補数のシフト制御ワード出力を発生
する。第２図を参照すると、次の２進数 11111111000000000000000000000000 を有する32ビツトの入力ワード２０００は、まず
駆動回路５０００によつてバツフアされ、次にシ
フタ１０００の入力に与えられ、シフタ１０００
は次の２進値 00100 を有するシフト制御ワードにもとづいて入力ワー
ドを左へ４桁シフトさせ循環（以下回転と云う）
させる。
シフト制御ワード４０００は駆動回路４５００
によつてバツフアされ、後者はまた、シフタ１０
００を駆動するための、導線４２００上に、シフ
ト制御ワード４０００と共に補数のシフト制御ワ
ードを発生する。本発明によれば、次の２進値 11110000000000000000000000001111 をもち、駆動回路６０００によつてバツフアされ
る出力ワード３０００がシフト制御ワード４００
０の制御下でシフタ１０００によつてもたらされ
る。
シフタ１０００の設計は、データ幅の広い、す
なわち入力ワード２０００が多数のビツトをもつ
適用業務で使用すると最も有利であるが、本発明
を説明するためには、またその出発点としては、
第３図に示した、４ビツト幅の単純な１段シフタ
１０００が有用である。第３図を参照すると、単
純化した１段シフタ１０００は、シフト制御ワー
ド４０００、具体的にいうと、この場合にはシフ
ト制御ビツト４２０１とその補数４２０２に応じ
て、４ビツトの入力ワード２０００を左へ１桁シ
フトさせるか、あるいは入力ワード２０００を変
更せずにそのままパスすることができる。入力ワ
ード２０００の各ビツト、例えば最上位ビツト
（MSB）は、入力点１２０２によつてシフト・セ
ル１２３０に接続される。
第３図において各シフト・セル１２３０は対応
する入力点１２０２−１２０８および対応する出
力点１２１０−１２１６、ならびにそれぞれシフ
ト制御ビツト４２０１とその補数４２０２を受取
る入力線１２３６と１２３８を備えている。
各シフト・セル１２３０は、ドレイン電極が対
応する入力点に接続され、ソース電極が対応する
出力点に接続され、ゲート電極が対応するシフト
制御ビツトに接続されている第１のパス・トラン
ジスタ１２３２、およびソース電極が対応する出
力点に接続され、ゲート電極がシフト制御ワード
４０００の対応するシフト制御ビツトの補数に接
続され、ドレイン電極が交差結合線１２３１によ
つて次に下位のビツト入力点（例えば、MSBと
関連するシフト・セル１２３０の場合は、次に下
位のビツト入力点１２０４）に接続されている、
第２のパス・トランジスタ（交差結合トランジス
タ）１２３４を含んでいる。シフト操作に際して
は、シフト制御ワード４０００に応じて、入力ワ
ード２０００の各ビツトはパス・トランジスタ１
２３４によつて左へ１桁シフトされるか、または
パス・トランジスタ１２３２によつて、対応する
出力点にそのままパスされて、出力ワード３００
０を生成する。ここおよび以下では、「パス・ト
ランジスタ」の用語は、一般に（例えば、ｎ型装
置の場合はゲートを高電位にし、Ｐ型装置の場合
は低電圧にすることによつて）装置がターンオン
されている場合に高電位または低電位を伝搬する
ために使用される装置を指すものとする。従つ
て、高電位を伝搬中のときにドレインである端子
は、低電電位を伝搬中はソースとなる。この装置
は、またカツトオフの際に、そのドレインとソー
スとの間で信号を伝搬させないスイツチ、例えば
エンハンスメントMOS FETであるということ
もできる。
第３図の例示的な１段シフタ１０００を、本発
明にもとづいてより幅の広い入力ワード２０００
を収容できるように拡張するには、より幅の広い
入力ワード２０００の各追加ビツトに対して、１
つの追加セル１２３０を追加する。本発明にもと
づいてシフト量をもつと大きくするには、交差結
合線１２３１を１つのシフト・セルではなくて多
数のセルを横切つて伸ばせばよい。例えば、交差
線を第４図に示すように２つのシフト・セル１２
３０を横切つて接続することにより、シフタ１０
００に、入力ワード２０００を左へ２桁またはそ
のままシフトさせるようにすることができる。同
様に、交差線１２３１を４つのシフト・セル１２
３０、８つのシフト・セル１２３０、または16個
のシフト・セル１２３０を横切つて接続すること
により、それぞれ４桁シフト、８桁シフトまたは
16桁シフト・ステージを形成することができる。
本発明によれば、シフト量をさらに増大させる
ために、第５図に示すように、シフト制御ワード
４０００の対応シフト制御ビツトがシフタ１００
０の１段を制御するようにして、異なる量をシフ
トするための段を直列に接続することができる。
多段シフタ１０００の場合、段の数と１段当りの
シフト量を適正に選択すれば、ゼロからシフト制
御ワード４０００の全幅までの任意のシフト量を
実現することができる。より具体的にいえば、本
発明にもとづく多段シフタ１０００において、必
要な最小段数は、２を底とする入力ワード２００
０の幅に対数に等しい。２進コード化されたシフ
ト制御ワード４０００を使用するには、かかるシ
フタの各段を、交差線１２３１を用いて2nシフ
トするように配線する。ただし、ｎは０，１，
２，３などの整数である。例えば、第５図のロー
テータ１０００は、第４図の２桁シフト段（第５
図の下側に示されている）に第３図の１桁シフト
段（第５図の上側に示されている）を直列に追加
したものである。すなわち、このシフタは、シフ
ト制御ワード４０００の制御下で入力ワード２０
００を左へ０〜３桁シフトさせることができる。
再度第３図を参照すると、入力ワード２０００
の最上位ビツトすなわち入力点１２０２における
MSBを最下位出力点１２１６にシフトまたは回
転させることは、回転交差結合線１２３３によつ
て実現される。実際の設計レイアウトでは、回転
交差線１２３３は、ほとんど全てのシフト・セル
１２３１を横切つて走る、長い接続導線である。
例えば、MOS技術では、かかる回転交差線１２
３３は、ポリシリコン導線、金属線または拡散線
にすることができる。どの場合でも、回転交差線
１２３３は、シフタ１０００の全体的操作を大幅
に減速させる傾向のある、大きな寄生キヤパシタ
ンス負荷を与える。本発明によれば、長い回転交
差線に伴う大きな寄生キヤパシタンスによつても
たらされる遅延を改善するため、減結合装置を利
用することができる。第６図を参照すると、減結
合装置１２３６は、できればゼロ閾値FETトラ
ンジスタにするとよいが、そのドレイン電極が入
力点１２０２に接続され、ソース電極が回転交差
線１２３３に接続され、ゲート電極が対応するシ
フト制御ビツト４２０１の補数信号線４２０２に
接続され、それによつて、回転をもたらす場合以
外は回転交差線１２３３の分離を実現する。この
選択的分離は、減結合トランジスタ１２３６を、
ゲート電極電位が高レベルのとき以外はほとんど
常にスイツチオフすることによつて実現される。
しかしその段がシフト中でないとき減結合装置を
完全にカツトオフすることは必ずしも必要ではな
い。従つてFETで実施した場合、装置はエンハ
ンスメント・モードでなく、むしろ閾値がゼロ付
近でよく、負の閾値（すなわち、デイプリーシヨ
ン・モードの装置）にすることもできる。
再び第１図を参照すると、多段シフタ１０００
の良好な実施例は、５ビツトのシフト制御ワード
４０００とその補数を用いた、５段32ビツトのパ
ス・トランジスタ・アレイである。この５段の良
好な実施例の詳細な実現形態を第７図に示す。本
発明にもとづいて、入力ワード２０００を導線４
２００上のシフト制御ワード４０００とその補数
によつて制御される量だけシフトするための、多
段シフタ１０００は、入力ワード２０００を受け
るための入力段１２００を含んでいる。段１２０
０の出力端子は、すぐ次の段１４００の入力端子
に接続されている。段１４００の出力端子は、そ
の次の段１６００の入力端子に接続されている。
段１６００の出力端子は、段１７００の入力端子
に接続されており、後者の出力は、出力ワード３
０００を生成するための最終出力段の入力端子に
接続されている。
段１２００は、16桁シフト段である。本発明の
教示によれば、各シフト・セル１２３０と関連す
る交差線１２３１は、16個のシフト・セル１２３
０を横切つて入力点に接続され、それによつて段
１２００中で16桁シフト／回転操作を実現する。
すぐ次の段１４００は、各シフト・セル１２３０
と関連する交差線１２３１が次に下位のビツトの
シフト・セル１２３０の対応する入力点に接続さ
れている、１桁シフト段である。上記に述べたよ
うに、長い回転交差線１２３３に伴う大きな寄生
キヤパシタンスを対応する入力点から有効に分離
するために、減結合装置１２３６が使用される。
段１６００，１７００および１８００は、それぞ
れ２桁シフト、４桁シフト、および８桁シフト段
であり、それぞれ２個、４個および８個の減結合
装置と回転交差線が組み込まれている。回転交差
線は、回転を実現するために各段中で最も右側の
１組のセルから最も左側の１組のセルへと伸びて
いる。さらに具体的にいえば、１つの特定の回転
交差線は最も左側の１組のシフト・セルのうちの
１つのセルの第２パス・トランジスタのドレイン
電極を最も右側のセルのうちの１つのセルの入力
点に相互接続している。上記のように、どの入力
点を相互接続すべきかは、実施すべき、特定の段
に割り当てられたシフト数に応じて決まる。各セ
ル組で必要な回転交差線の数は、２桁シフト、４
桁シフトおよび８桁シフト段の場合、それぞれ２
本、４本および８本である。前述のように本発明
の教示によれば、残りの交差線は、２桁シフト段
ではそれぞれ２つのセルを横切つて伸び、４桁シ
フト段ではそれぞれ４つのセルを、８桁シフト段
ではそれぞれ８つのセルを横切つて伸びる。１段
当りのシフト量および段数は、シフト制御ワード
４０００を５ビツトの２進コードおよびその補数
として、解読が不必要となるように選択されてい
る。
32ビツトのシフタ・アレイ１０００の良好な実
施例は、第２図に示すように32ビツトの入力ワー
ド２０００を０〜31桁シフトさせ回転させること
ができる。シフタ１０００は、それに匹敵する通
常のシフタが1024個のトランジスタを必要とする
のに比べて、僅か335個のパス・トランジスタの
アレイしか必要としない。その上、２進コード化
された量とその補数を直接使用してアレイを駆動
するので、シフト制御入力ワードを解読するため
の遅延は必要でない。
多段シフタ１０００は、特別のタイミング要伴
をもたない、すなわち、もつと具体的にいえば、
本発明にもとづくシフタ１０００では通常のシフ
ト・レジスタで必要な多相刻時制御は必要でない
ことを特に指摘しておく。
多段シフタ１０００の各先行段は、その出力が
すぐ次の段の入力に直接結電するものとして示
し、説明してきたが、この接続は直接でなくても
よい。例えば、段間に駆動回路を追加して、遅延
をさらに改善し、または必要ならば信号レベルの
回復をもたらすことができる。この良好な実施例
は、FETパス・トランジスタを用いたアレイの
実施形態を特に必要としているが、バイポーラ・
トランジスタまたは類似のスイツチング特性をも
つその他の装値などの他のスイツチング・アレイ
の実施形態も可能なことは明らかである。
ここで説明した良好な実施例は、２進コード化
シフト制御ワード４０００が直接使用できるよう
に配線されており、これは典型的な計算機設計で
好ましい。しかし、第３図において、各シフト・
セル１２３０を拡張して、追加の並列装置を追加
の制御入口線４２００および追加の交差線１２３
１または１２３３に接続することもできる。こう
して異なるいくつかの量をシフトできるように各
段を配線することができる。例えば、１シフト・
セル１２３０当り４個の装置からなり、ゼロ、
８、16または24をシフトする第１段、１セル当り
４個の装置からなり、ゼロ、１、２、または３を
シフトする第２段、２個の装置からなり、ゼロと
４をシフトする第３段によつて、３段の32ビツ
ト・シフタ１０００を実現することができる。こ
の実施形態は、良好な実施例と比べて、素子数は
同じであるが、直列に配置する段が少なくてよ
い。しかしシフタ・アレイを駆動するためには２
進コード化シフト制御ワード４０００を解読する
必要がある。解読器を簡単に設けることができる
場合は、少ない段をもつ実施形態が望ましいかも
知れない。
〔発明の効果〕
本発明によれば、シフト装置の使用素子数を減
じることができるため、シフタ・アレイをコンパ
クトに形成すると共に電力消費を低減することが
でき、また動作速度も改善できる。
【図面の簡単な説明】
第１図は、本発明にもとづくシフト装置の良好
な実施例である。第２図は、第１図のシフト装置
を付随回路と共に示すブロツク・ダイアグラムで
ある。第３図は、１桁シフト段の例示回路図であ
る。第４図は、２桁シフト段の例示回路図であ
る。第５図は、第３図と第４図の２つのシフト段
を直列に接続した回路図である。第６図は、減結
合トランジスタを追加した、第３図のシフト・セ
ルの回路図である。第７図は第１図のシフト装置
の詳細回路図である。 １０００……シフト装置、１２００〜１８００
……シフト段、２０００……入力ワード、３００
０……出力ワード、４０００……シフト制御ワー
ド、１２３１……交差結合線、１２３４……交差
結合トランジスタ、１２０２〜１２０８……入力
点、１２１０〜１２１６……出力点。

Claims (1)

  1. 【特許請求の範囲】 １ 入力ワード及び出力ワードの各ビツト位置に
    対応する桁位置を夫々有する入力段及び出力段
    を、夫々前段の出力が次段の入力となるように、
    縦続接続した複数段のビツト転送路を含み、 隣接した各入出力段間のビツト転送路は、同一
    桁位置の入力点及び出力点を接続する第１スイツ
    チング・トランジスタを含む直通転送路並びに異
    なる桁位置の入力点及び出力点を接続する第２ス
    イツチング・トランジスタを含む交差転送路から
    構成されており、 上記第１スイツチング・トランジスタ及び第２
    スイツチング・トランジスタは、その各制御電極
    に上記各入出力段間のビツト転送路に対応するシ
    フト制御ワードの各ビツト信号及びその補数信号
    が選択的に印加されると上記直通転送路及び交差
    転送路を閉路して上記シフト制御ワードで規定さ
    れた各段間のシフト量の和に等しい量だけ出力ワ
    ードを入力ワードに関してシフトさせる多段シフ
    ト装置であつて、 上記交差転送路のうち、ビツトの循環シフトの
    ために上位桁入力点を下位桁出力点へ接続した循
    環交差転送路には、実質的に常時オフ状態の付加
    的なスイツチング・トランジスタを上記上位桁入
    力点の近傍に直列に接続し、該スイツチング・ト
    ランジスタの制御電極にシフト制御ワードの対応
    する補数信号が印加されるとオン状態に切換わる
    ように構成したことを特徴とする多段シフト装
    置。
JP59078832A 1983-06-30 1984-04-20 多段シフト装置 Granted JPS6014321A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US509740 1983-06-30
US06/509,740 US4583197A (en) 1983-06-30 1983-06-30 Multi-stage pass transistor shifter/rotator

Publications (2)

Publication Number Publication Date
JPS6014321A JPS6014321A (ja) 1985-01-24
JPH0370249B2 true JPH0370249B2 (ja) 1991-11-07

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ID=24027904

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Application Number Title Priority Date Filing Date
JP59078832A Granted JPS6014321A (ja) 1983-06-30 1984-04-20 多段シフト装置

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US (1) US4583197A (ja)
EP (1) EP0130413B1 (ja)
JP (1) JPS6014321A (ja)
DE (1) DE3485193D1 (ja)

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