JPH0125450B2 - - Google Patents
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- JPH0125450B2 JPH0125450B2 JP57214786A JP21478682A JPH0125450B2 JP H0125450 B2 JPH0125450 B2 JP H0125450B2 JP 57214786 A JP57214786 A JP 57214786A JP 21478682 A JP21478682 A JP 21478682A JP H0125450 B2 JPH0125450 B2 JP H0125450B2
- Authority
- JP
- Japan
- Prior art keywords
- array
- line
- lines
- sequential
- signal
- Prior art date
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Links
- 229920000747 poly(lactic acid) Polymers 0.000 description 5
- 238000003491 array Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 208000034530 PLAA-associated neurodevelopmental disease Diseases 0.000 description 1
- 230000003542 behavioural effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/223—Execution means for microinstructions irrespective of the microinstruction function, e.g. decoding of microinstructions and nanoinstructions; timing of microinstructions; programmable logic arrays; delays and fan-out problems
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】
〔本発明の技術分野〕
本発明は、コンピユータの動作コードを解読し
て、コンピユータの動作を制御するための複数の
順次の出力を発生するために使用されるプログラ
ム可能論理アレイ（PLA）の改善に関する。
て、コンピユータの動作を制御するための複数の
順次の出力を発生するために使用されるプログラ
ム可能論理アレイ（PLA）の改善に関する。
PLAは典型的にはANDアレイとORアレイを
含む。OPコードのデコードは、OPコードを
ANDアレイへ印加し、ORアレイから適当な制御
情報を引出すことによつてなされる。所与のOP
コードについて、一連の制御情報が必要とされる
時、クロツク信号がOPコードと共にANDアレイ
へ印加される。OPコードとクロツク信号のそれ
ぞれの独特の組合せから生じるそれぞれの独特の
命令時間状態について、独特の「積」線がAND
アレイに設けられる。１つの命令は多くのそのよ
うな時間状態を有してよく、また多くの命令があ
るので、PLAは、多くのアプリケーシヨンに対
し通常非常に大きくなり、速度が遅くなる。
含む。OPコードのデコードは、OPコードを
ANDアレイへ印加し、ORアレイから適当な制御
情報を引出すことによつてなされる。所与のOP
コードについて、一連の制御情報が必要とされる
時、クロツク信号がOPコードと共にANDアレイ
へ印加される。OPコードとクロツク信号のそれ
ぞれの独特の組合せから生じるそれぞれの独特の
命令時間状態について、独特の「積」線がAND
アレイに設けられる。１つの命令は多くのそのよ
うな時間状態を有してよく、また多くの命令があ
るので、PLAは、多くのアプリケーシヨンに対
し通常非常に大きくなり、速度が遅くなる。
本発明に従えば、動作コードを解読して複数の
時間状態を生じる装置が実現される。ここで動作
コードは、PLAのANDアレイに対する入力を形
成する。それぞれの動作コードについて、AND
アレイから独特の出力が生じる。複数の時間状態
を必要とするそれぞれの動作コードについて、
ANDアレイからの「積」項目出力がクロツク駆
動シーケンサへ入力される。シーケンサの出力
は、各時間状態のために順序づけられた独特の積
の項目を形成し、ORアレイへ送られる。
時間状態を生じる装置が実現される。ここで動作
コードは、PLAのANDアレイに対する入力を形
成する。それぞれの動作コードについて、AND
アレイから独特の出力が生じる。複数の時間状態
を必要とするそれぞれの動作コードについて、
ANDアレイからの「積」項目出力がクロツク駆
動シーケンサへ入力される。シーケンサの出力
は、各時間状態のために順序づけられた独特の積
の項目を形成し、ORアレイへ送られる。
本発明の利点は、１度動作コードがANDアレ
イから最初の出力へデコードされると、ANDア
レイで他のパスを実行することなく、ORアレイ
からの全ての出力シーケンスが設定されることで
ある。これは、先行技術に比較して、ANDアレ
イを小さくし、PLAの動作を速くする。
イから最初の出力へデコードされると、ANDア
レイで他のパスを実行することなく、ORアレイ
からの全ての出力シーケンスが設定されることで
ある。これは、先行技術に比較して、ANDアレ
イを小さくし、PLAの動作を速くする。
第１図を参照すると、本発明に従つて構成され
たデコード装置は、ANDアレイ２０及びORアレ
イ３０を有するPLAを含む。ANDアレイ２０へ
の入力は、線２３を介して与えられるレジスタ２
２の多ビツト動作コードであり、ANDアレイ２
０の出力は「積」項目線２４―２７上で生じる信
号である。線２４―２７のそれぞれは線２３上の
それぞれの有効な動作コードに対応する。
たデコード装置は、ANDアレイ２０及びORアレ
イ３０を有するPLAを含む。ANDアレイ２０へ
の入力は、線２３を介して与えられるレジスタ２
２の多ビツト動作コードであり、ANDアレイ２
０の出力は「積」項目線２４―２７上で生じる信
号である。線２４―２７のそれぞれは線２３上の
それぞれの有効な動作コードに対応する。
複数の時間状態へデコードされるべき動作コー
ドに対応する線２４―２７の各々は、シーケンス
回路３２へ接続される。シーケンス回路３２は２
進デコード回路３３―３６を含む。更にシーケン
ス回路３２の入力として、カウンタ４０から出る
線４１―４４の信号が与えられる。カウンタ４０
は、それぞれの新しいOPコードがレジスタ２２
へロードされる度に、線４５上のクロツク信号に
よつて駆動され、線４６上のリセツト信号によつ
てリセツトされる。デコード回路３３は、AND
アレイから出る線２４上の信号に応答して、クロ
ツク信号の制御の下で、線５０―５３上にシーケ
ンシヤルな「積」項目信号を発生する。これらの
信号は逐次にORアレイ３０へ入力される。OR
アレイ３０は、レジスタ２２へ与えられた入力に
対応して、デコードされたシーケンシヤルな出力
信号を線５８を介してレジスタ６０へ与える。
ドに対応する線２４―２７の各々は、シーケンス
回路３２へ接続される。シーケンス回路３２は２
進デコード回路３３―３６を含む。更にシーケン
ス回路３２の入力として、カウンタ４０から出る
線４１―４４の信号が与えられる。カウンタ４０
は、それぞれの新しいOPコードがレジスタ２２
へロードされる度に、線４５上のクロツク信号に
よつて駆動され、線４６上のリセツト信号によつ
てリセツトされる。デコード回路３３は、AND
アレイから出る線２４上の信号に応答して、クロ
ツク信号の制御の下で、線５０―５３上にシーケ
ンシヤルな「積」項目信号を発生する。これらの
信号は逐次にORアレイ３０へ入力される。OR
アレイ３０は、レジスタ２２へ与えられた入力に
対応して、デコードされたシーケンシヤルな出力
信号を線５８を介してレジスタ６０へ与える。
同様に、デコード回路３４―３６はANDアレ
イからの出力線２５―２７上の信号に応答して、
線５４―５６上にシーケンシヤルな「積」項目信
号を発生する。これらの信号はORアレイ３０に
よつて処理され、線５８上にデコードされたシー
ケンシヤルな出力信号が与えられる。
イからの出力線２５―２７上の信号に応答して、
線５４―５６上にシーケンシヤルな「積」項目信
号を発生する。これらの信号はORアレイ３０に
よつて処理され、線５８上にデコードされたシー
ケンシヤルな出力信号が与えられる。
４個のデコード回路３３―３６が示されるが、
これらは例示的なものに過ぎない。線２４―２
７、線４１―４４、線５０―５６、線５８の数も
同様である。典型的な構成では、制御される計算
装置の必要性に応じて、もつと多くのそのような
回路、信号、線などが含まれるかも知れない。
これらは例示的なものに過ぎない。線２４―２
７、線４１―４４、線５０―５６、線５８の数も
同様である。典型的な構成では、制御される計算
装置の必要性に応じて、もつと多くのそのような
回路、信号、線などが含まれるかも知れない。
ここで第２図を参照すると、そこには２進デコ
ード回路３３の実施例が示される。デコード回路
３４―３６も同様の設計でよいことに注意された
い。デコード回路への入力はANDアレイ２０か
ら来る線２４、及びカウンタからの出力線４１―
４４であり、出力は線５０―５３上に与えられ
る。次の表には、入力と出力との間で設定される
特定の関係が掲げられる。ここで、線４１及び４
３は、それぞれ２ビツト・カウンタ４０のビツト
０及び１を表わし、線４２及び４４は、それぞれ
２ビツト・カウンタ４０のノツト・ビツト０及び
ノツト・ビツト１を表わす。カウンタ４０は、そ
れぞれのデコード回路３３―３６から４つのシー
ケンシヤルな「積」項目信号を発生することがで
きる。もつと多くの項目が必要であれば、単にカ
ウンタを大きくすればよい。 表（２進デコード回路３３） 入力（線４１，４３） 出力 00 50 10 51 01 52 11 53 デコード回路３３は電界効果トランジスタ
（FET）７０，７１を含む。これらのFETは、
FET７０のゲートへ印加された線２４上の「積」
項目信号を反転し、かつ列選択FET７４―７７
のゲートへ接続された線７２上に駆動電流及び電
圧を設定するように配列される。FET７４―７
５及びデコード・アレイFET８１―８８のソー
ス端子は、線８９によつて大地へ接続され、
FET７６，７７及びデコード・アレイFET９１
―９８のソース端子は、線９９によつて大地へ接
続される。FET７４，８１―８４のドレイン端
子は、線１０５によつてデプレーシヨン・ゲート
１０１のソース入力へ接続され、FET７５，８
５―８８のドレイン端子は、線１０６によつてデ
プレーシヨン・ゲート１０２のソース入力へ接続
され、FET７６，９１―９４のドレイン端子は、
線１０７によつてデプレーシヨン・ゲート１０３
のソース入力へ接続され、FET７７，９５―９
８のドレイン端子は、線１０８によつてデプレー
シヨン・ゲート１０４のソース入力へ接続され
る。FET１０１―１０４のドレインは、線１０
９によつて電源VHへ接続される。FET１０１―
１０４の各々のソースとゲートは図示されるよう
に結合されるので、FET１０１―１０４は、そ
れぞれ順次された「積」項目線５０―５３を介し
てORアレイ３０を駆動するためのプルアツプ・
レジスタ又はロード装置として動作する。
ード回路３３の実施例が示される。デコード回路
３４―３６も同様の設計でよいことに注意された
い。デコード回路への入力はANDアレイ２０か
ら来る線２４、及びカウンタからの出力線４１―
４４であり、出力は線５０―５３上に与えられ
る。次の表には、入力と出力との間で設定される
特定の関係が掲げられる。ここで、線４１及び４
３は、それぞれ２ビツト・カウンタ４０のビツト
０及び１を表わし、線４２及び４４は、それぞれ
２ビツト・カウンタ４０のノツト・ビツト０及び
ノツト・ビツト１を表わす。カウンタ４０は、そ
れぞれのデコード回路３３―３６から４つのシー
ケンシヤルな「積」項目信号を発生することがで
きる。もつと多くの項目が必要であれば、単にカ
ウンタを大きくすればよい。 表（２進デコード回路３３） 入力（線４１，４３） 出力 00 50 10 51 01 52 11 53 デコード回路３３は電界効果トランジスタ
（FET）７０，７１を含む。これらのFETは、
FET７０のゲートへ印加された線２４上の「積」
項目信号を反転し、かつ列選択FET７４―７７
のゲートへ接続された線７２上に駆動電流及び電
圧を設定するように配列される。FET７４―７
５及びデコード・アレイFET８１―８８のソー
ス端子は、線８９によつて大地へ接続され、
FET７６，７７及びデコード・アレイFET９１
―９８のソース端子は、線９９によつて大地へ接
続される。FET７４，８１―８４のドレイン端
子は、線１０５によつてデプレーシヨン・ゲート
１０１のソース入力へ接続され、FET７５，８
５―８８のドレイン端子は、線１０６によつてデ
プレーシヨン・ゲート１０２のソース入力へ接続
され、FET７６，９１―９４のドレイン端子は、
線１０７によつてデプレーシヨン・ゲート１０３
のソース入力へ接続され、FET７７，９５―９
８のドレイン端子は、線１０８によつてデプレー
シヨン・ゲート１０４のソース入力へ接続され
る。FET１０１―１０４のドレインは、線１０
９によつて電源VHへ接続される。FET１０１―
１０４の各々のソースとゲートは図示されるよう
に結合されるので、FET１０１―１０４は、そ
れぞれ順次された「積」項目線５０―５３を介し
てORアレイ３０を駆動するためのプルアツプ・
レジスタ又はロード装置として動作する。
カウンタ４０のビツト０線４１は、FET８５
及び９５のゲートへ接続され、ノツト・ビツト０
線４２はFET８２及び９２のゲートへ接続され、
ビツト１線４３はFET９３，９７のゲートへ接
続され、ノツト・ビツト１線４４はFET８４，
８８のゲートへ接続される。
及び９５のゲートへ接続され、ノツト・ビツト０
線４２はFET８２及び９２のゲートへ接続され、
ビツト１線４３はFET９３，９７のゲートへ接
続され、ノツト・ビツト１線４４はFET８４，
８８のゲートへ接続される。
動作において、「積」項目線２４上に正の電圧
が存在すると、カウンタ４０の出力が00のとき
（線４２，４４上に正電圧）、順次化された「積」
項目信号が線５０上に置かれる。同様に、カウン
タ４０の出力が10であれば、（線４１，４４上に
正電圧）、順次化された「積」項目信号が線５１
上に置かれる。カウンタ４０の出力が01であれ
ば、線５２上に信号が置かれる。カウンタ４０の
出力が11であれば、線５３上に信号が置かれる。
が存在すると、カウンタ４０の出力が00のとき
（線４２，４４上に正電圧）、順次化された「積」
項目信号が線５０上に置かれる。同様に、カウン
タ４０の出力が10であれば、（線４１，４４上に
正電圧）、順次化された「積」項目信号が線５１
上に置かれる。カウンタ４０の出力が01であれ
ば、線５２上に信号が置かれる。カウンタ４０の
出力が11であれば、線５３上に信号が置かれる。
第２図の装置はデコード回路３３及び３４―３
６の１つの実施態様であるから、線２４上の入力
信号に応答して線５０―５３上に複数の時間的に
順次化された出力信号を発生するため、他の実施
態様も可能であることは当業者に明らかであろ
う。更に、線２４―２７の各々は等しい数の線５
０―５３，５４，５５，５６の上に信号を発生す
るものでなくてもよい。レジスタ２２にあるOP
コードのあるものは、異つた数の独特の実行時間
状態へデコードされてよい。レジスタ２２，６０
はバスであつても、信号線の集合であつてもよ
い。
６の１つの実施態様であるから、線２４上の入力
信号に応答して線５０―５３上に複数の時間的に
順次化された出力信号を発生するため、他の実施
態様も可能であることは当業者に明らかであろ
う。更に、線２４―２７の各々は等しい数の線５
０―５３，５４，５５，５６の上に信号を発生す
るものでなくてもよい。レジスタ２２にあるOP
コードのあるものは、異つた数の独特の実行時間
状態へデコードされてよい。レジスタ２２，６０
はバスであつても、信号線の集合であつてもよ
い。
第１図は本発明に従う装置の略図であり、第２
図は第１図のシーケンス回路に含まれるデコード
回路の詳細図である。 ２０……ANDアレイ、２２……レジスタ、３
０……ORアレイ、３２……シーケンス回路、３
３，３４，３５，３６……デコード回路、４０…
…カウンタ、６０……レジスタ。
図は第１図のシーケンス回路に含まれるデコード
回路の詳細図である。 ２０……ANDアレイ、２２……レジスタ、３
０……ORアレイ、３２……シーケンス回路、３
３，３４，３５，３６……デコード回路、４０…
…カウンタ、６０……レジスタ。
Claims (1)
- １ コンピユータの動作コードをデコードする装
置であつて、シーケンシヤルなタイミング信号を
発生するクロツク手段と、動作コードを入力とし
て受取りその動作コードに対応する独特の出力を
発生するANDアレイと、上記シーケンシヤルな
タイミング信号及び上記ANDアレイで発生され
た独特の出力とに応答してシーケンシヤルな時間
状態信号を発生する複数のシーケンス手段と、上
記シーケンシヤルな時間状態信号に応答して上記
動作コードに対応するデコードされた出力信号を
シーケンシヤルな出力として発生するORアレイ
とを具備し、上記ANDアレイ及びORアレイは１
つのプログラム可能論理アレイとして構成されて
いることを特徴とするデコード装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/332,585 US4660171A (en) | 1981-12-21 | 1981-12-21 | Apparatus and method using a programmable logic array for decoding an operation code and providing a plurality of sequential output states |
| US332585 | 1999-06-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58107726A JPS58107726A (ja) | 1983-06-27 |
| JPH0125450B2 true JPH0125450B2 (ja) | 1989-05-17 |
Family
ID=23298888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57214786A Granted JPS58107726A (ja) | 1981-12-21 | 1982-12-09 | コンピユ−タのデコ−ド装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4660171A (ja) |
| EP (1) | EP0082328B1 (ja) |
| JP (1) | JPS58107726A (ja) |
| DE (1) | DE3265105D1 (ja) |
| MX (1) | MX154389A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3410054A1 (de) * | 1984-03-19 | 1985-09-19 | Siemens AG, 1000 Berlin und 8000 München | Befehlsdecoder fuer ein steuerwerk eines prozessors |
| FR2587516B1 (fr) | 1985-09-13 | 1987-11-20 | Eurotechnique Sa | Sequenceur d'instructions pour microprocesseur a architecture en reseau |
| FR2587517B1 (fr) * | 1985-09-13 | 1987-11-20 | Eurotechnique Sa | Sequenceur d'instructions pour microprocesseur, avec reseau de determination des phases des cycles d'instructions |
| US5019736A (en) * | 1986-11-07 | 1991-05-28 | Concurrent Logic, Inc. | Programmable logic cell and array |
| JP2543083B2 (ja) * | 1987-06-23 | 1996-10-16 | 松下電器産業株式会社 | プログラマブル論理アレイ回路装置 |
| US5021689A (en) * | 1989-01-19 | 1991-06-04 | National Semiconductor Corp. | Multiple page programmable logic architecture |
| US5081375A (en) * | 1989-01-19 | 1992-01-14 | National Semiconductor Corp. | Method for operating a multiple page programmable logic device |
| US4942319A (en) * | 1989-01-19 | 1990-07-17 | National Semiconductor Corp. | Multiple page programmable logic architecture |
| US5055712A (en) * | 1990-04-05 | 1991-10-08 | National Semiconductor Corp. | Register file with programmable control, decode and/or data manipulation |
| JP2623979B2 (ja) * | 1991-01-25 | 1997-06-25 | 日本電気株式会社 | ダイナミック型論理回路 |
| US6237101B1 (en) | 1998-08-03 | 2001-05-22 | International Business Machines Corporation | Microprocessor including controller for reduced power consumption and method therefor |
| US8661394B1 (en) | 2008-09-24 | 2014-02-25 | Iowa State University Research Foundation, Inc. | Depth-optimal mapping of logic chains in reconfigurable fabrics |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55140942A (en) * | 1979-04-23 | 1980-11-04 | Toshiba Corp | Code converting device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1042852B (it) * | 1974-09-30 | 1980-01-30 | Siemens Ag | Disposizione di circuiti logici integrata e programmabile |
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| JPS558135A (en) * | 1978-07-04 | 1980-01-21 | Mamoru Tanaka | Rewritable programable logic array |
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-
1981
- 1981-12-21 US US06/332,585 patent/US4660171A/en not_active Expired - Fee Related
-
1982
- 1982-11-23 DE DE8282110805T patent/DE3265105D1/de not_active Expired
- 1982-11-23 EP EP82110805A patent/EP0082328B1/en not_active Expired
- 1982-12-07 MX MX195471A patent/MX154389A/es unknown
- 1982-12-09 JP JP57214786A patent/JPS58107726A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55140942A (en) * | 1979-04-23 | 1980-11-04 | Toshiba Corp | Code converting device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0082328B1 (en) | 1985-07-31 |
| EP0082328A1 (en) | 1983-06-29 |
| JPS58107726A (ja) | 1983-06-27 |
| MX154389A (es) | 1987-08-07 |
| US4660171A (en) | 1987-04-21 |
| DE3265105D1 (en) | 1985-09-05 |
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