JPS63239667A - 半導体メモリ - Google Patents

半導体メモリ

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JPS63239667A
JPS63239667A JP62071617A JP7161787A JPS63239667A JP S63239667 A JPS63239667 A JP S63239667A JP 62071617 A JP62071617 A JP 62071617A JP 7161787 A JP7161787 A JP 7161787A JP S63239667 A JPS63239667 A JP S63239667A
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systems
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drive signal
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circuits
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春希 戸田
Hiroshi Sawara
佐原　弘
Shigeo Oshima
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はシリアルアクセス機能を有する半導体メモリ
に係り、特にある番地からのシリアルアクセスの実行中
に異なる番地からのシリアルアクセスが実行できるよう
にした半導体メモリに関する。
（従来の技術） シリアルアクセス機能を有する半導体メモリにおいて、
高速なサイクルタイムを実現するものとして、同一チッ
プ内にデータ選択・取出し回路を２系統を設け、一方の
系統でデータを出力しているときに、他方の系統では出
力すべきデータを用意する方式のものが開発されている
。以下、この方式をインクリーブ方式と称する。
第６図はこのインタリーブ方式による半導体メモリの主
要部の構成を示すブロック図である。図において、５１
．　、５１２．・・・はそれぞれ一方の系統であるＡ系
統のデータレジスタであり、５２１゜５２２、・・・は
それぞれ他方の系統であるＢ系統のデータレジスタであ
る。これら各データレジスタ５１゜５２それぞれには、
予め図示しないメモリセルアレイ部で記憶されている１
ビツトのデータが供給され、記憶されている。
”３１１５３２　、・・・はそれぞれＡ系統のカラム選
択線ＣＡＯ，ＣＡＩ、・・・の信号に基づいてＡ系統の
データレジスタ５１のデータを選択するカラム選択ゲー
ト、５４．　、５４２　、・・・はそれぞれＢ系統のカ
ラム選択線ＣＢＯ，ＣＢＩ、・・・の信号に基づいてＢ
系統のデータレジスタ５２のデータを選択するカラム選
択ゲート、ＤＢＡ、ＤＢＡはＡ系統のカラム選択ゲート
５３で選択されたデータが与えられるＡ系統のデータバ
ス、ＤＢＢ、ＤＢＢはＢ系統のカラム選択ゲート５４で
選択されたデータが与えられるＢ系統のデータバス、５
５はＡ系統のシリアルアドレス発生回路、５６はこのア
ドレス発生回路５５に駆動信号を供給するＡ系統の駆動
信号発生回路、５７はＢ系統のシリアルアドレス発生回
路、５８はこのアドレス発生口・路５７に駆動信号を供
給するＢ系統の駆動信号発生回路、５９ｆ、　５９２　
、・・・はそれぞれ上記シリアルアドレス発生回路５５
の出力アドレスが入力されるＡ系統のアドレスデコーダ
、６０１゜６０２、・・・はそれぞれ上記シリアルアド
レス発生回路５７の出力アドレスが入力されるＢ系統の
アドレスデコーダ、８１．　、８１２　、・・・はそれ
ぞれ上記各アドレスデコーダ５９のデコード出力が供給
されるＡ系統のカラム選択ゲート駆動回路、６２．　、
８２２゜・・・はそれぞれ上記各アドレスデコーダ６０
のデコード出力が供給されるＢ系統のカラム選択ゲート
駆動回路、６３はＡ系統のデータバスＤＢＡ、ＤＢＡの
データを選択するデータバス選択ゲート、６４はＢ系統
のデータバスＤＢＢ、ＤＢＢのブータラ選択するデータ
バス選択ゲート、６５はデータＯＵＴを出力する出力駆
動回路である。
なお、図示しないが、上記Ａ系統、Ｂ系統の駆動信号発
生回路５６．５８では、シリアルアドレス発生回路５５
．５７に入力される駆動信号の他に、Ａ系統、Ｂ系統の
他の回路の動作を制御するための駆動信号、例えばカラ
ム選択ゲート５３，５４、データバス選択ゲート６ａ、
６４を選択的に活性化するための駆動信号などを発生す
る。
このようなメモリは第７図のタイミングチャートに示す
ように動作する。ここで、データのアクセス、すなわち
データの出力はデータレジスタ５１１　、５２１　、５
１２　、・・・の順序で行われるものとする。また、こ
のときのシリアルアクセスは、Ａ系統に属するデータレ
ジスタ５１のデータをアクセスするサイクルタイムの場
合である。すなわち、前サイクルはＢ系統をアクセスす
るサイクルであるため、Ａ系統のデータバス選択ゲート
６３は第７図中のステップＳ１に示すように非活性化、
すなわちオフであり、Ｂ系統のデータバス選択ゲートθ
４はステップ５１Ｂに示すように活性化、すなわちオン
状態にある。Ｂ系統ではその後のステップＳ１７、Ｓ１
８に示すように、出力駆動回路６５にＢ系統のデータレ
ジスタ、例えばデータレジスタ５２□のデータがデータ
バスＤＢＢ、ＤＢＢを介して転送される。
このサイクルで出力駆動回路６５から切り離されている
Ａ系統では、駆動信号発生回路５６から出力される駆動
信号に基づきシリアルアドレス発生回路５５でアドレス
がセットされ、Ａ系統のアドレスデコーダ５９が選択さ
れ、かつそのデコード出力によりカラム選択線ＣＡＩが
活性状態にされ、データレジスタ５［２のデータがステ
ップＳ５に示すようにデータバスＤＢＡ、ＤＢＡに転送
される。
本サイクルに入ると、Ｂ系統のデータバス選択ゲート６
４がステップＳｌｌに示すように非活性化され、Ａ系統
のデータバス選択ゲート６３がステップＳ６に示すよう
に活性化される。これによりＡ系統のデータバスＤＢＡ
、ＤＢＡと出力駆動回路Ｂ５とが接続され、出力駆動回
路６５にデータレジスタ５１２のデータがステップＳ８
に示すように転送され、この後、出力駆動回路６５から
出力される。このとき、出力駆動回路Ｂ５から切り離さ
れているＢ系統では、ステップＳｌｌからＳ１５の期間
にＢ系統の駆動信号発生回路５８から出力される駆動信
号に基づきシリアルアドレス発生回路５７でアドレスが
セットされ、Ｂ系統のアドレスデコーダ６０が選択され
、かつそのデコード出力によりカラム選択線ＣＢ１が活
性状態にされる。これにより、データレジスタ５２２の
データがデータバスＤＢＢ。
ＤＢＢに転送され、次サイクルのアクセスに対する用意
がなされる。
このようなインタリーブ方式を採用すると、これを採用
しない場合に比ベサイクルタイムが実行的に半分の時間
で済むため、サイクルタイムの高速化が実現される。
ところで、このようなインタリーブ方式のメモリでは、
Ａ及びＢ系統の各回路はそれぞれ駆動信号発生回路５Ｂ
、５８に入力される外部シリアルアクセス制御信号の倍
の周期で動作し、お互いが半周期ずつ位相をずらせた状
態で同一の動作を行なうことになる。ここで、Ａ、Ｂ両
系統のシリアルアドレス発生回路５５．５７でアドレス
のセットを行なわせためには、駆動信号発生回路５Ｂ、
　５ｇそれぞれで互いに位相が異なる駆動信号を発生す
る必要がある。そして、駆動信号発生回路５Ｂ、５８に
入力するシリアルアクセス制御信号をＳＣとし、この駆
動信号発生回路５Ｂ、５８で発生され、信号ＳＣの倍の
周期で変化する２系統の駆動信号をφＸ、φＹとすると
、この信号φＸ１φＹはシリアルアクセス用アドレスの
最下位ビット信号と同様に変化することになる。そして
、当然のことながら、Ａ系統のシリアルアドレス発生回
路５５にはＡ系統の駆動信号発生回路５６で発生される
駆動信号φＸが常時供給され、Ｂ系統のシリアルアドレ
ス発生回路５７にはＢ系統の駆動信号発生回路５Ｂで発
生される駆動信号φＹが常時供給されることになる。
このようにＡ系統の回路にはＡ系統の駆動信号φＸを、
・Ｂ系統の回路にはＢ系統の駆動信号φＹをそれぞれ固
定的に供給する方式では次のような問題が発生する。す
なわち、シリアルアクセスの開始時またはシリアルアク
セスサイクルの途中でシリアルアクセスの開始番地を指
定する必要があるときは、このときのシリアルアクセス
の最下位ビットに従ってＡ系統もしくはＢ系統の動作を
先に開始させる必要がある。ところが、従来ではシリア
ルアクセス制御信号ＳＣに基づいてＡ系統とＢ系統が交
互に動作するのみであり、特定のサイクルでＡ系統から
もしくはＢ系統から動作を開始させることはできない。
このため、シリアル先頭番地の指定や、シリアルアクセ
ス動作の途中でのジャンプなど、シリアルアクセスを応
用した種々の応用動作が実行できないという欠点がある
。
（発明が解決しようとする問題点） このように２系統のデータ選択・取出し回路を設け、こ
の２系統のデータ選択・取出し回路を交互に動作させて
データの取出しを行なうようにし、かつシリアルアクセ
ス機能を有する従来の半導体メモリでは、特定のサイク
ルで任意の系統から動作を開始させることができないの
で、シリアルアクセスを応用した種々の応用動作が実行
できないという欠点がある。
そこでこの発明は、特定のサイクルで任意の系統から動
作を開始させることができ、シリアルアクセスを応用し
た種々の応用動作を実行することができる半導体メモリ
を提供することを目的としている。
［発明の構成］ （問題点を解決するための手段番＃判）この発明の半導
体メモリは、シリアルアクセス制御信号に基づき２系統
のデータ選択・取出し回路の動作を制御するための互い
に位相が異なる２系統の駆動信号を発生する駆動信号発
生回路と、上記２系統の駆動信号を切替えて上記２系統
のデータ選択・取出し回路に供給制御する切替回路とか
ら構成されている。
（作用） この発明の半導体メモリでは、前のサイクルにおける２
系統の駆動信号とアドレス指定された特定のシリアルア
クセスの最下位ビットアドレスに基づき、駆動信号発生
回路から発生される２系統の駆動信号を切替えて２系統
のデータ選択・取出し回路に供給することにより、２系
統のデータ選択・取出し回路における動作開始順序が変
更できるようにしている。
（実施例） 以下、図面を参照してこの発明の一実施例を説明する。
このメモリは、前記第６図に示す従来のメモリと同様に
、データレジスタ（５１，５２）　、カラム選択線（Ｃ
Ａ、ＣＢ）　、カラム選択ゲート（５３，５４）、デー
タバス（ＤＢＡ、ＤＢＡ。
ＤＢＢ、ＤＢＢ）　、シリアルアドレス発生回路（５５
，５７）、アドレスデコーダ（５９，６０）、カラム選
択ゲート駆動回路（６１，６２）及びデータバス選択ゲ
ート（６３，８４）からなるデータ選択・取出し回路が
同一チップ内にＡ系統とＢ系統の２系統分設けられてお
り、一方のＡ系統でデータを出力しているときには、他
方のＢ系統で出力すべきデータを用意するインタリーブ
方式で動作するものである。
しかも、この実施例のメモリでは第１図のブロック図に
示すように、前記２系統の駆動信号発生回路５６．５８
と２系統のシリアルアドレス発生回路５５．５７との間
に切替回路１０を挿入し、制御信号αとβとに基づき、
Ａ系統の駆動信号発生回路５Ｂで発生されるＡ系統の駆
動信号をＡＳＢ両系統のシリアルアドレス発生回路５５
に供給可能とし、かつＢ系統の駆動信号発生回路５８で
発生されるＢ系統の駆動信号もＡ、Ｂ両系統のシリアル
アドレス発生回路５７に供給可能としたものである。
第２図は上記切替回路ｌＯの具体的構成を示す回路図で
ある。ＭＯＳトランジスタ１１．１２の一端は共通接続
され、この共通接続点には駆動信号φＸが供給される。
ＭＯＳ）ランジスタ１３．１４の一端は共通接続され、
この共通接続点には駆動信号φＹが供給される。さらに
、上記ＭＯ８）ランジスタ１１と１４の他端が共通接続
され、この共通接続点の信号が駆動信号φＡとしてＡ系
統のシリアルアドレス発生回路５５に供給される。また
、上記ＭＯＳ）ランジスタ１２と１３の他端が共通接続
され、この共通接続点の信号が駆動信号φＢとしてＢ系
統のシリアルアドレス発生回路５７に供給される。
そして、上記ＭＯＳ）ランジスタ１１．１３のゲートに
は制御信号αが入力され、ＭＯＳトランジスタ１２．１
４のゲートには制御信号βが入力される。そして上記ト
ランジスタ１１ないし１４は例えば全てＮチャネルのも
のであるとする。
なお、上記制御信号α、βのレベルは第３図に示すよう
な関係の下で設定される。なお、第３図において、φＸ
′とφＹ′はそれぞれ特定のシリアルアクセスサイクル
の開始時もしくはシリアルアクセスサイクルの途中で新
たなシリアルアドレスが指定された際の、その以前のサ
イクルにおける駆動信号φＸとφＹである。また、ＡＯ
もしくはＢＯは新たに指定されたシリアルアドレスの最
下位ビットアドレスである。制御信号α、βのこのよう
なレベル設定は、例えば第４図に示すように回路で実現
することができる。すなわち、一方の制御信号αは、排
他的論理和ゲート２１に前サイクルの駆動信号φＸ′と
新たに指定されたシリアルアドレスの最下位ビットアド
レスＡＯとを入力することによって得られ、一方の制御
信号βは制御信号αをインバータ２２で反転することに
よって得られる。
次にこの実施例メモリの動作を第５図のタイミングチャ
ートを用いて説明する。
駆動信号発生回路５Ｇ、５８はシリアルアクセス制御信
号ＳＣに基づき、第５図に示すようにそれぞれこの信号
ＳＣの倍の周期を持ちかつ互いに位相が異なる駆動信号
φＸ１φＹを発生する。そして、切替回路１０を介して
入力される駆動信号φＡ１φＢに基づき、Ａ、Ｂ両系統
のシリアルアドレス発生回路５５．５７でアドレスがセ
ットされ、前記のようなインタリーブ方式によるデータ
の読出しが行われる。
そして、第５図中の期間ＴＯで特定のシリアルアドレス
が指定されたとする。あるアドレスを指定するというこ
とは、次に開始されるシリアルアクセスサイクルで始め
にＡ系統からデータを出力するか、もしくはＢ系統から
データを出力するかを指定することになり、二つの状態
が考えられる。
そして、第５図中の状態１はアドレス指定されたサイク
ルにＡ系統から始めにデータを出力する場合を仮定して
おり、逆に状態２はＢ系統から始めにデータを出力する
場合を仮定している。なお、期間ＴＯ以前のサイクルで
は始めにデータを出力する系統を特定することができな
いので、図では両方の場合を同時に示している。また、
φＸまたはφＹの“１”がＡ系統、Ｂ系統のシリアルア
ドレス発生回路５５．５７に供給されたときに、Ａ系統
、Ｂ系統がデータ出力状態になると仮定する。
いま、状態１のとき、期間ＴＯでＡ系統からデータを出
力するようなアドレス指定がなされたとする。このとき
の指定シリアルアドレスの最下位ビットアドレスＡＯは
“１”となる。また、この期間ＴＯの前サイクルにおけ
る駆動信号φＸ′、φＹ′は第５図に示すようにそれぞ
れ“０“、“１”である。このため、制御信号α、βは
前記第３図の関係によりそれぞれ“１″、“０”となる
。このとき、第２図の切替回路ではトランジスタ１１と
１３がオン状態になるので、駆動信号発生回路５６で発
生される駆動信号φＸがφＡとしてシリアルアドレス発
生回路５５に入力され、駆動信号発生回路５８で発生さ
れる駆動信号φＹがφＢとしてシリアルアドレス発生回
路５７に入力される。従って、上記期間ＴＯから始まる
シリアルアクセス期間Ｔ１では、Ａ系統から始めにデー
タ出力がなされる。
他方の状態２のとき、期間ＴＯでＢ系統からデータを出
力するようなアドレス指定がなされたとする。このとき
の指定シリアルアドレスの最下位ビットアドレスＡＯは
′０”となる。この場合に、制御信号α、βは前記第３
図の関係によりそれぞれ”０”、“１″となり、第２図
の切替回路ではトランジスタ１２と１４がオン状態にな
るので、駆動信号発生回路５６で発生される駆動信号φ
ＸがφＢとしてシリアルアドレス発生回路５７に入力さ
れ、駆動信号発生回路５８で発生される駆動信号φＹが
φＡとしてシリアルアドレス発生回路５５に入力される
。従って、状態２のときには期間ＴＯから始まるシリア
ルアクセス期間Ｔ１では、Ｂ系統から始めにデータ出力
がなされる。
このように上記実施例では、指定された特定のサイクル
でＡ系統もしくはＢ系統から動作を開始させることがで
きる。このため、シリアル先頭番地の指定や、シリアル
アクセス動作の途中でのジャンプなど、シリアルアクセ
スを応用した種々の応用動作が実行が可能である。しか
も、従来と同様にインタリーブ方式を採用しているので
、サイクルタイムの高速化が実現される。
なお、上記実施例では駆動信号発生回路５Ｂ、５８で発
生される駆動信号を切替回路１０で切替えてシリアルア
ドレス発生回路５５．５７に供給する場合についてのみ
説明したが、Ａ系統、Ｂ系統の駆動信号発生回路５Ｂ、
　５８では、シリアルアドレス発生回路５５．５７に入
力される駆動信号の他に、Ａ系統、Ｂ系統の他の回路の
動作を制御するための駆動信号、例えばカラム選択ゲー
ト５８．５４、データバス選択ゲート６３．８４を選択
的に活性化するための駆動信号などを発生しており、こ
れらの駆動信号も切替回路１０と同様の機能を有する切
替回路を介してカラム選択ゲート５３，５４、データバ
ス選択ゲート１３３．６４などに入力されている。
［発明の効果］ 以上説明したようにこの発明によれば、特定のサイクル
で任意の系統から動作を開始させることができ、シリア
ルアクセスを応用した種々の応用動作を実行することが
できる半導体メモリを提供することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例によるメモリの要部の構成
を示すブロック図、第２図は上記実施例のメモリの一部
回路の具体的構成を示す回路図、第３図は上記第２図回
路の入出力信号の関係をまとめて示す図、第４図は上記
第２図回路で使用される制御信号を発生する回路の一例
を示す回路図、第５図は上記実施例メモリの動作を示す
タイミングチャート、第６図はインタリーブ方式による
従来の半導体メモリの主要部の構成を示すブロック図、
第７図は上記従来メモリのタイミングチャートである。 １０・・・切替回路、５５．５７・・・シリアルアドレ
ス発生回路、５６．５８・・・駆動信号発生回路。 出願人代理人　弁理士　鈴江武彦 〆　β 第１図 第２図　　　　　　第３図 第４図 第５図 第６図

Claims (4)

    【特許請求の範囲】
  1. （１）２系統のデータ選択・取出し回路が設けられ、こ
    の２系統のデータ選択・取出し回路を交互に動作させて
    データの取出しを行なうようにしたシリアルアクセス機
    能を有する半導体メモリにおいて、シリアルアクセス制
    御信号に基づき上記２系統のデータ選択・取出し回路の
    動作を制御するための互いに位相が異なる２系統の駆動
    信号を発生する駆動信号発生回路と、上記２系統の駆動
    信号を切替えて上記２系統のデータ選択、取出し回路に
    供給制御する切替回路とを具備したことを特徴とする半
    導体メモリ。
  2. （２）２系統のデータ選択・取出し回路が設けられ、こ
    の２系統のデータ選択・取出し回路を交互に動作させて
    データの取出しを行なうようにしたシリアルアクセス機
    能を有する半導体メモリにおいて、上記２系統のデータ
    選択・取出し回路内にそれぞれ設けられたシリアルアド
    レス発生回路と、シリアルアクセス制御信号に基づき上
    記アドレス発生回路に供給すべき互いに位相が異なる２
    系統の駆動信号を発生する駆動信号発生回路と、上記２
    系統の駆動信号を切替えて上記２系統のアドレス発生回
    路に供給制御する切替回路とを具備したことを特徴とす
    る半導体メモリ。
  3. （３）前記切替回路は、特定のシリアルアクセスサイク
    ルでデータの取出しアドレスを指定する際に、このアド
    レスの最下位ビットの状態と、この特定のシリアルアク
    セスサイクル以前に前記駆動信号発生回路で発生された
    ２系統の駆動信号の状態とに基づいて切替制御を行なう
    ようにされている特許請求の範囲第１項に記載の半導体
    メモリ。
  4. （４）前記切替回路は、特定のシリアルアクセスサイク
    ルでデータの取出しアドレスを指定する際に、このアド
    レスの最下位ビットの状態と、この特定のシリアルアク
    セスサイクル以前に前記駆動信号発生回路で発生された
    ２系統の駆動信号の状態とに基づいて切替制御を行なう
    ようにされている特許請求の範囲第２項に記載の半導体
    メモリ。
JP62071617A 1987-03-27 1987-03-27 半導体メモリ Expired - Lifetime JPH0612609B2 (ja)

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Application Number Priority Date Filing Date Title
JP62071617A JPH0612609B2 (ja) 1987-03-27 1987-03-27 半導体メモリ
US07/171,858 US4862420A (en) 1987-03-27 1988-03-22 Internal interleaving type semiconductor memory device
DE88104656T DE3883822T2 (de) 1987-03-27 1988-03-23 Halbleiterspeichervorrichtung.
EP88104656A EP0284985B1 (en) 1987-03-27 1988-03-23 Semiconductor memory device
KR1019880003322A KR910009406B1 (ko) 1987-03-27 1988-03-26 직렬액세스방식 반도체메모리장치

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2740063B2 (ja) * 1990-10-15 1998-04-15 株式会社東芝 半導体記憶装置
US6249481B1 (en) 1991-10-15 2001-06-19 Kabushiki Kaisha Toshiba Semiconductor memory device
DE69126962D1 (de) * 1991-05-16 1997-09-04 Ibm Speicheranordnung
JP3776461B2 (ja) * 1991-08-30 2006-05-17 株式会社東芝 半導体集積回路装置およびチップ選別方法
US6310821B1 (en) 1998-07-10 2001-10-30 Kabushiki Kaisha Toshiba Clock-synchronous semiconductor memory device and access method thereof
EP0561370B1 (en) * 1992-03-19 1999-06-02 Kabushiki Kaisha Toshiba A clock-synchronous semiconductor memory device and access method thereof
JP3090833B2 (ja) * 1993-12-28 2000-09-25 株式会社東芝 半導体記憶装置
KR0145852B1 (ko) * 1995-04-14 1998-11-02 김광호 반도체메모리소자의 어드레스버퍼
KR102366768B1 (ko) 2015-07-07 2022-02-22 엘지디스플레이 주식회사 액정 표시 장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3402398A (en) * 1964-08-31 1968-09-17 Bunker Ramo Plural content addressed memories with a common sensing circuit
US3691534A (en) * 1970-11-04 1972-09-12 Gen Instrument Corp Read only memory system having increased data rate with alternate data readout
US4072932A (en) * 1976-08-23 1978-02-07 Texas Instruments Incorporated Clock generator for semiconductor memory
JPS5998387A (ja) * 1982-11-26 1984-06-06 Nec Corp メモリ回路
JPS5998365A (ja) * 1982-11-27 1984-06-06 Shigeto Suzuki 複数同時アクセス型記憶装置
DE3319980A1 (de) * 1983-06-01 1984-12-06 Siemens AG, 1000 Berlin und 8000 München Integrierbares busorientiertes uebertragungssystem
JPH0787037B2 (ja) * 1984-03-02 1995-09-20 沖電気工業株式会社 半導体メモリ回路のデータ書込方法
US4685088A (en) * 1985-04-15 1987-08-04 International Business Machines Corporation High performance memory system utilizing pipelining techniques
JPS6211977A (ja) * 1985-07-10 1987-01-20 Toshiba Corp 画像メモリ

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Publication number Publication date
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