JPH07182267A - 出力制御回路 - Google Patents

出力制御回路

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JPH07182267A
JPH07182267A JP5327766A JP32776693A JPH07182267A JP H07182267 A JPH07182267 A JP H07182267A JP 5327766 A JP5327766 A JP 5327766A JP 32776693 A JP32776693 A JP 32776693A JP H07182267 A JPH07182267 A JP H07182267A
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JP5327766A
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Takehiko Shimomura
武彦 下村
Takashi Miyake
孝志 三宅
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
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    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
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    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
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Abstract

(57)【要約】 【目的】 PWM波形を出力するフリップフロップ３及び
ポートラッチ２と入出力端子５との間の接続の切り換え
時におけるタイムラグを短くしてよりリアルタイムな制
御が可能で、且つ制御精度を向上させ得る出力制御回路
を提供する。 【構成】 次に入出力端子に接続される信号発生源であ
るポートラッチ２またはフリップフロップ３を指定する
データを動作モードリロードレジスタ７に予め設定して
おき、リロード信号RLにより直接そのデータを動作モー
ドレジスタ４へリロードするように構成されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
の出力制御回路に関し、より具体的にはマイクロコンピ
ュータの出力端子の機能をソフトウェアで切り換えるこ
とが可能な、所謂プログラマブル入出力ポートと称され
る出力制御回路に関する。
【０００２】
【従来の技術】図７は、マイクロコンピュータをアクチ
ュエータの制御装置として使用する場合に、その入出力
端子に入出力ポートとしての機能と三相モータ駆動用の
PWM波形の出力機能とを兼用させている従来の構成例を
示すブロック図である。
【０００３】図７において、参照符号30はマイクロコン
ピュータを、 100はマイクロコンピュータ30に制御され
るアクチュエータ、たとえば三相モータをそれぞれ示し
ている。
【０００４】アクチュエータ100 はマイクロコンピュー
タ30の入出力端子５から出力される制御信号により駆動
制御される。また、アクチュエータ100 にはセンサ101
が備えられており、アクチュエータ100 のある状態を検
出した場合にたとえば”Ｌ”レベルから”Ｈ”レベルに
立ち上がる検出信号を発生してマイクロコンピュータ30
の外部入力端子32からCPU 31に入力している。従って、
マイクロコンピュータ30のCPU 31は外部入力端子32から
入力されるセンサ101 の検出信号に基づいてアクチュエ
ータ100 の制御を行なう。
【０００５】図７にはマイクロコンピュータ30の内部構
成としてCPU 31と出力制御回路とが示されている。参照
符号１は入出力端子５からの信号の入出力の方向を指定
するデータが設定される方向レジスタを、２は入出力端
子５から入出力されるデータを保持するポートラッチ
を、３は PWM波形を発生するフリップフロップを、４は
入出力端子５をデータの入出力端子として機能させるか
または PWM波形の出力端子として機能させるかを指定す
るデータが設定される動作モードレジスタをそれぞれ示
しており、これらはいずれもCPU 31とデータバス６で接
続されている。
【０００６】参照符号51はORゲートであり、一方の入力
端子には方向レジスタ１の出力が、他方の入力端子には
動作モードレジスタ４の出力がそれぞれ入力されてい
る。このORゲート51の出力はNANDゲート57の一方の入力
端子に直接入力されると共に、インバータ56で反転され
た後に NORゲート58の一方の入力端子にも入力されてい
る。
【０００７】参照符号52, 53は動作モードレジスタ４に
設定されているデータにより制御されるゲートである。
ゲート52は動作モードレジスタ４の出力が”Ｌ”レベル
である場合（データ”０”が設定されている場合）に導
通してポートラッチ２の内容を出力する。このゲート52
の出力は上述のNANDゲート57の他方の入力端子及び NOR
ゲート58の他方の入力端子に入力されている。ゲート53
は動作モードレジスタ４の出力が”Ｈ”レベルである場
合（データ”１”が設定されている場合）に導通してフ
リップフロップ３の内容を出力する。このゲート53の出
力は上述のゲート52の出力とワイヤードORされている。
【０００８】従って、動作モードレジスタ４の出力が”
Ｈ”レベル (”１”) である場合にはゲート53が導通し
てフリップフロップ３の出力(PWM波形) がNANDゲート57
及びNORゲート58に入力され、動作モードレジスタ４の
出力が”Ｌ”レベル (”０”) である場合にはゲート52
が導通してポートラッチ２の内容がNANDゲート57及びNO
Rゲート58に入力される。
【０００９】参照符号54, 55は方向レジスタ１に設定さ
れているデータにより制御されるゲートである。ゲート
54は方向レジスタ１の出力が”Ｈ”レベルである場合
（データ”１”が設定されている場合）に導通してポー
トラッチ２の内容をデータバス６へ出力する。ゲート55
は方向レジスタ１の出力が”Ｌ”レベルである場合（デ
ータ”０”が設定されている場合）に導通して入出力端
子５へ外部から入力された信号をデータバス６へ出力す
る。
【００１０】従って、方向レジスタ１の出力が”Ｈ”レ
ベル (”１”) である場合にはゲート54が導通してポー
トラッチ２の内容がデータバス６へ出力され、方向レジ
スタ１の出力が”Ｌ”レベル (”０”) である場合には
ゲート55が導通して入出力端子５への外部からの入力信
号がデータバス６へ出力される。
【００１１】NANDゲート57の出力はＰチャネルトランジ
スタ59のゲートに与えられている。また、Ｐチャネルト
ランジスタ59のドレインには電源電圧が、ソースには入
出力端子５及び前述のゲート55の入力端子が接続されて
いる。一方、 NORゲート58の出力はＮチャネルトランジ
スタ60のゲートに与えられている。また、Ｎチャネルト
ランジスタ60のドレインは入出力端子５及びゲート55の
入力端子に接続され、ソースは接地電位と接続されてい
る。
【００１２】入出力端子５を通常の入出力ポートとして
使用する場合には、CPU 31はデータバス６を介して動作
モードレジスタ４に”０”を書き込む。これにより、ゲ
ート52が導通状態に、同じく53が非導通状態になるの
で、NANDゲート57及び NORゲート58の他方の入力端子に
はポートラッチ２が保持しているデータが入力される。
この状態でCPU 31がデータバス６を介して方向レジスタ
１に”０”を書き込んだ場合には、ORゲート51の出力
が”０”に固定されてNANDゲート57の出力は”０”に、
NORゲート58の出力は”１”に固定されると共にゲート
55が導通状態になるので、入出力端子５への外部からの
入力信号がゲート55を介してポートラッチ２に与えら
れ、その値が格納される。
【００１３】一方、CPU 31がデータバス６を介して方向
レジスタ１に”１”を書き込んだ場合には、ORゲート51
の出力が”１”に固定されてNANDゲート57及び NORゲー
ト58の出力はゲート52の出力の反転値になると共にゲー
ト52は導通状態になっているので、入出力端子５からは
ポートラッチ２の値の反転値が出力される。
【００１４】入出力端子５を PWM波形の出力端子として
使用する場合には、CPU 31はデータバス６を介して動作
モードレジスタ４に”１”を書き込む。これにより、ゲ
ート52が非導通状態に、同じく53が導通状態になるの
で、NANDゲート57及び NORゲート58にはフリップフロッ
プ３の出力が入力される。この状態では方向レジスタ１
の内容には拘わらずにORゲート51の出力は”１”に固定
されるので、CPU 31がデータバス６を介してフリップフ
ロップ３のセット／リセットを周期的に行なうことによ
り入出力端子５から PWM波形を出力される。従って、ア
クチュエータ100がたとえば三相モータである場合等に
それを駆動制御することが可能になる。
【００１５】このように、プログラマブル入出力ポート
と称される出力制御回路は、方向レジスタ１，動作モー
ドレジスタ４及びデータバス６を備えており、方向レジ
スタ１にCPU 31が値を設定することにより入出力端子５
を入力ポートとして使用するか、あるいは出力ポートと
して使用するか、更には動作モードレジスタ４にCPU31
が値を設定することにより入出力端子５を PWM波形の出
力端子として使用するかをプログラムすることが可能で
ある。
【００１６】
【発明が解決しようとする課題】上述のような入出力端
子を入出力ポートとしての機能と PWM波形の出力端子と
しての機能とを兼用する従来の出力制御回路において
は、三相モータ駆動の PWM波形の出力時等には外部から
の情報、たとえば三相モータの回転角度に応じて PWM波
形の出力とポート出力とを切り換えて制御する必要があ
る。しかしその切り換え時には前述の如くCPU が動作モ
ードレジスタにソフトウェアでデータを書き込む必要が
あるため、タイムラグが発生すると共に制御精度が低下
するという問題があった。
【００１７】本発明はこのような事情に鑑みてなされた
ものであり、 PWM波形を出力する機能とポート出力の機
能との切り換え時におけるタイムラグを短くしてよりリ
アルタイムな制御が可能で、且つ制御精度を向上させ得
る出力制御回路の提供を目的とする。
【００１８】
【課題を解決するための手段】本発明に係る出力制御回
路は、次に入出力端子に接続される信号発生源を指定す
る情報を第２の記憶手段としての動作モードリロードレ
ジスタに予め設定しておき、リロード信号により直接そ
の情報を第１の記憶手段である動作モードレジスタへリ
ロードするように構成されている。
【００１９】また本発明の出力制御回路は、外部入力端
子に外部から入力した信号に応じてリロード信号を発生
するリロード信号生成手段を備えている。
【００２０】更に本発明の出力制御回路は、リロード信
号生成手段の部分以外の部分を複数備え、それぞれの第
２の記憶手段がシフトレジスタを構成するように接続さ
れている。
【００２１】また更に本発明の出力制御回路は、リロー
ド信号生成手段の部分以外の部分を６個備え、それぞれ
が PWM波形の三相及びそれらの反転相を発生すると共に
それぞれの第２の記憶手段がシフトレジスタを構成する
ように接続されている。
【００２２】
【作用】本発明に係る出力制御回路では、リロード信号
により入出力端子に次に接続される信号発生源を指定す
る情報が第２の記憶手段から第１の記憶手段へ直接リロ
ードされ、出力端子の信号発生源との接続が切り換えら
れる。
【００２３】また本発明の出力制御回路では、上述の信
号発生源を指定する情報の第２の記憶手段から第１の記
憶手段へのリロードが外部入力端子に外部から信号が入
力することにより行なわれる。
【００２４】更に本発明の出力制御回路では、第２の記
憶手段により構成されるシフトレジスタに設定されてい
るデータが周期的に各第１の記憶手段にリロードされ
る。
【００２５】また更に本発明の出力制御回路では、第２
の記憶手段により構成されるシフトレジスタに設定され
ているデータが周期的に各第１の記憶手段にリロードさ
れることにより、 PWM波形の三相及びそれらの反転相が
発生される。
【００２６】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。図１は、マイクロコンピュータをアクチ
ュエータの制御装置として使用する場合に、その入出力
端子に入出力ポートとしての機能と三相モータ駆動用の
PWM波形の出力機能とを兼用させている本発明の出力制
御回路の構成例を示すブロック図である。なお、この図
１においては、前述の従来例の説明で参照した図７と同
一の参照符号は同一又は相当部分を示している。
【００２７】図１において、参照符号30はマイクロコン
ピュータを、 100はマイクロコンピュータ30に制御され
るアクチュエータ、たとえば三相モータをそれぞれ示し
ている。
【００２８】アクチュエータ100 はマイクロコンピュー
タ30の入出力端子５から出力される制御信号により駆動
制御される。また、アクチュエータ100 にはセンサ101
が備えられており、アクチュエータ100 のある状態を検
出した場合にたとえば”Ｌ”レベルから”Ｈ”レベルに
立ち上がる検出信号を発生してマイクロコンピュータ30
の外部入力端子32から入力している。
【００２９】図１にはマイクロコンピュータ30の内部構
成としてCPU 31と本発明の出力制御回路の第１の実施例
とが示されている。
【００３０】参照符号１は入出力端子５からの信号の入
出力の方向を指定するデータが設定される方向レジスタ
を、２は入出力端子５から入出力されるデータを保持す
る第１の信号発生源としてのポートラッチを、３は PWM
波形を発生する第２の信号発生源としてのフリップフロ
ップを、４は入出力端子５をデータの入出力端子として
機能させるかまたは PWM波形の出力端子として機能させ
るかを指定するデータが設定される第１の記憶手段とし
ての動作モードレジスタを、７は動作モードレジスタ４
に設定されるべきデータが予めCPU 31により設定される
第２の記憶手段としての動作モードリロードレジスタを
それぞれ示しており、これらはいずれもCPU 31とデータ
バス６で接続されている。また、参照符号80は本発明を
特徴付けるリロード信号生成回路を示しており、詳細は
後述するが、外部入力端子32からの入力信号及びCPU 31
が発生するリロード許可信号RLENが与えられている。
【００３１】参照符号51はORゲートであり、一方の入力
端子には方向レジスタ１の出力が、他方の入力端子には
動作モードレジスタ４の出力がそれぞれ入力されてい
る。このORゲート51の出力はNANDゲート57の一方の入力
端子に直接入力されると共に、インバータ56で反転され
た後に NORゲート58の一方の入力端子にも入力されてい
る。
【００３２】参照符号52, 53は動作モードレジスタ４に
設定されているデータにより制御されるゲートである。
ゲート52は動作モードレジスタ４の出力が”Ｌ”レベル
である場合（データ”０”が設定されている場合) に導
通してポートラッチ２の内容を出力する。このゲート52
の出力は上述のNANDゲート57の他方の入力端子及び NOR
ゲート58の他方の入力端子に入力されている。ゲート53
は動作モードレジスタ４の出力が”Ｈ”レベルである場
合（データ”１”が設定されている場合) に導通してフ
リップフロップ３の内容を出力する。このゲート53の出
力は上述のゲート52の出力とワイヤードORされている。
【００３３】従って、動作モードレジスタ４の出力が”
Ｈ”レベル (”１”) である場合にはゲート53が導通し
てフリップフロップ３の出力(PWM波形) がNANDゲート57
及びNORゲート58に入力され、動作モードレジスタ４の
出力が”Ｌ”レベル (”０”) である場合にはゲート52
が導通してポートラッチ２の内容がNANDゲート57及びNO
Rゲート58に入力される。
【００３４】参照符号54, 55は方向レジスタ１に設定さ
れているデータにより制御されるゲートである。ゲート
54は方向レジスタ１の出力が”Ｈ”レベルである場合
（データ”１”が設定されている場合) に導通してポー
トラッチ２の内容をデータバス６へ出力する。ゲート55
は方向レジスタ１の出力が”Ｌ”レベルである場合（デ
ータ”０”が設定されている場合) に導通して入出力端
子５へ外部から入力された信号をデータバス６へ出力す
る。
【００３５】従って、方向レジスタ１の出力が”Ｈ”レ
ベル (”１”) である場合にはゲート54が導通してポー
トラッチ２の内容がデータバス６へ出力され、方向レジ
スタ１の出力が”Ｌ”レベル (”０”) である場合には
ゲート55が導通して入出力端子５への外部からの入力信
号がデータバス６へ出力される。
【００３６】NANDゲート57の出力はＰチャネルトランジ
スタ59のゲートに与えられている。また、Ｐチャネルト
ランジスタ59のドレインには電源電圧が、ソースには入
出力端子５及び前述のゲート55の入力端子が接続されて
いる。一方、 NORゲート58の出力はＮチャネルトランジ
スタ60のゲートに与えられている。また、Ｎチャネルト
ランジスタ60のドレインは入出力端子５及びゲート55の
入力端子に接続され、ソースは接地電位と接続されてい
る。
【００３７】図２は動作モードリロードレジスタ７の内
容を動作モードレジスタ４にリロードするためのリロー
ド信号生成回路80の具体的な構成の一例を示す回路図で
あり、動作モードレジスタ４及び動作モードリロードレ
ジスタ７の具体的な構成も併せて示してある。
【００３８】図２において、参照符号85はエッジ検出回
路を示しており、外部入力端子32への外部からの入力信
号のレベルの変化 (本実施例では”Ｌ”レベルから”
Ｈ”レベルの立上がりエッジ) を検出して”Ｈ”レベル
の信号を出力する。このエッジ検出回路85からの出力信
号は ANDゲート81の一方の入力端子に与えられている。
ANDゲート81の他方の入力端子にはハイアクティブのリ
ロード許可信号RLENが信号線14を介してCPU 31から与え
られている。そして、 ANDゲート81への両入力信号が共
にハイレベルである場合にのみ ANDゲート81は”Ｈ”レ
ベルのリロード信号RLを発生してNANDゲート82及び83の
一方の入力端子に与える。
【００３９】なお、エッジ検出回路85及び ANDゲート81
によりリロード信号生成手段が、またNANDゲート82及び
83によりリロード手段が構成されている。
【００４０】NANDゲート82の他方の入力端子には動作モ
ードリロードレジスタ７の主構成要素であるフリップフ
ロップ70の出力端子Ｑからの出力信号が与えられてい
る。そして、このNANDゲート82の出力信号は動作モード
レジスタ４の主構成要素であるフリップフロップ40のセ
ット端子Ｓに与えられている。また、NANDゲート83の他
方の入力端子には上述のフリップフロップ70の出力端子
#Q(#は反転信号を意味する) からの出力信号が与えられ
ている。そして、このNANDゲート83の出力信号は上述の
フリップフロップ40のリセット端子Ｒに与えられてい
る。
【００４１】なお、動作モードレジスタ４の出力端子Ｑ
からの出力信号は図１に示されているようにゲート51及
び52に与えられる他、ゲート41を介してデータバス６へ
も出力可能になっている。ゲート41はCPU 31から与えら
れるリード信号12により制御される。また、動作モード
レジスタ４にCPU 31からデータを書き込むには、フリッ
プフロップ40のクロック端子CLK にCPU 31からライト信
号10を入力すれば、データバス６を介して端子Ｄからデ
ータが書き込まれる。
【００４２】動作モードリロードレジスタ７の出力端子
Ｑからの出力信号はゲート71を介してデータバス６へも
出力可能になっている。ゲート71はCPU 31から与えられ
るリード信号13により制御される。また、動作モードリ
ロードレジスタ７にCPU 31からデータを書き込むには、
フリップフロップ70のクロック端子CLK にCPU 31からラ
イト信号11を入力すれば、データバス６を介して端子Ｄ
からデータが書き込まれる。
【００４３】次に、上述のような構成の本発明の出力制
御回路の第１の実施例の動作について説明する。
【００４４】動作モードリロードレジスタ７が保持して
いるデータが動作モードレジスタ４にリロードされる動
作は以下のようにして行なわれる。外部入力端子32にア
クチュエータ100 のセンサ101 から入力されている検出
信号が”Ｌ”レベルあら”Ｈ”レベルに立ち上がると、
その立上がりエッジがエッジ検出回路85により検出され
る。この時点でCPU 31が”Ｈ”レベルのリロード許可信
号RLENを出力していれば、 ANDゲート81の両入力が”
Ｈ”レベルになるのでその出力信号が”Ｈ”レベルにな
ってリロード信号RLが発生する。
【００４５】いまたとえば動作モードリロードレジスタ
７のフリップフロップ70には”１”が設定されていると
する。出力端子、フリップフロップ70の出力端子Ｑから
の出力信号は”Ｈ”レベルに、出力端子#Qからの出力信
号は”Ｌ”レベルになっている。
【００４６】上述のようにして”Ｈ”レベルのリロード
信号RLが発生することにより、動作モードリロードレジ
スタ７のフリップフロップ70の出力端子Ｑからの”Ｈ”
レベルの出力信号はNANDゲート82により”Ｌ”レベルに
反転されて動作モードレジスタ４のフリップフロップ40
のセット端子Ｓに与えられ、また動作モードリロードレ
ジスタ７のフリップフロップ70の出力端子#Qからの”
Ｌ”レベルの出力信号はNANDゲート83により”Ｈ”レベ
ルに反転されて動作モードレジスタ４のフリップフロッ
プ40のリセット端子Ｒに与えられる。
【００４７】従って、動作モードレジスタ４のフリップ
フロップ40はセットされることになるので、動作モード
リロードレジスタ７のフリップフロップ70にCPU 31が予
め設定しておいたデータ”１”が、リロード許可信号RL
ENが”Ｈ”レベルであれば外部入力端子32への外部から
の入力信号が”Ｌ”レベルから”Ｈ”レベルに転じた時
点で動作モードレジスタ４のフリップフロップ40にリロ
ードされる。
【００４８】逆に、動作モードリロードレジスタ７のフ
リップフロップ70に”０”が設定されている場合には、
動作モードレジスタ４のフリップフロップ40のセット端
子Ｓには”Ｌ”レベルの信号が、リセット端子Ｒには”
Ｈ”レベルの信号が与えられることになるので、フリッ
プフロップ40はリセットされて”０”がリロードされ
る。
【００４９】なお、上述の動作モードリロードレジスタ
７から動作モードレジスタ４へのデータのリロードはリ
ロード信号RLがハイレベルである場合にのみ行なわれ
る。そして、動作モードレジスタ４に”１”または”
０”が設定されている場合及び動作モードレジスタ４
に”１”または”０”が設定されている場合の出力制御
回路自体の動作は前述の従来と同様であるので、その説
明は省略する。
【００５０】また、動作モードレジスタ４の値を読み出
す必要がある場合にはリード信号12を、動作モードリロ
ードレジスタ７の値を読み出すた必要がある場合にはリ
ード信号13をCPU 31がそれぞれ与えればよい。
【００５１】上述のように、従来の入力端子の機能と比
較して、本発明の出力制御回路では予め動作モードリロ
ードレジスタ７にCPU 31がデータを記憶させておけば、
必要が生じた場合、即ち外部入力端子32への入力信号が
変化した場合 (たとえば”Ｌ”レベルから”Ｈ”レベル
に転じた場合) に動作モードリロードレジスタ７に設定
されているデータが直接動作モードレジスタ４にリロー
ドされるので、動作モードの切り換え時のタイムラグが
短くなると共に制御精度が向上する。
【００５２】図３は本発明に係る出力制御回路の第２の
実施例を示す全体のブロック図である。図３に示されて
いる第２の実施例の構成が前述の第１の実施例の構成と
異なる点は、第１の実施例の動作モードリロードレジス
タ７に代えて第２の実施例では後述する如きシフトレジ
スタを構成する複数のレジスタの内の一つのレジスタ９
が備えられている点である。また、レジスタ９と動作モ
ードレジスタ４との間はNANDゲート８にて接続されてお
り、このNANDゲート８にはリロード信号生成回路80の出
力も与えられている。
【００５３】なお、リロード信号生成回路80にCPU 31が
発生するリロード許可信号RLEN及び外部入力端子32に外
部から入力する信号が与えられていることは前述の第１
の実施例と同様である。また、レジスタ９は第１の実施
例の動作モードリロードレジスタ７と同様に第２の記憶
手段として機能する。
【００５４】図４は本発明の出力制御回路の第２の実施
例を三相モータ駆動用の PWM波形を出力させるための、
上述の図３に示されている動作モードレジスタ４, レジ
スタ９及びリロード信号生成回路80の具体的な接続の構
成例を示す回路図である。この例では、三相モータ駆動
のための三相出力波形を出力するために、シフトレジス
タを構成するレジスタ91〜96をＵ, Ｖ, Ｗ, #U, #V, #W
相にそれぞれ対応させた例が示されている。
【００５５】即ち、図３に示されているような構成のマ
イクロコンピュータ30の内のCPU 31とリロード信号生成
回路80とを除く参照符号300 で示されている部分が６個
と、CPU 31, リロード信号生成回路80及び外部入力端子
32で構成される参照符号310で示されている部分が１個
備えられて全体として一つのマイクロコンピュータが構
成される。従って、図３に参照符号310 にて示されてい
るCPU 31, リロード信号生成回路80及び外部入力端子32
で構成される部分を便宜上リロード信号発生部とし、参
照符号300 にて示されている６個の部分をそれぞれ出力
制御301 〜306として模式的に表したブロックを図５に
示す。
【００５６】この図５の構成において、各出力制御部30
1 〜306 に含まれる６個のレジスタ９ (それぞれを9-1,
9-2, 9-3, 9-4, 9-5, 9-6とし、全体をシフトレジスタ
9Sとする) と、６個のNANDゲート８ (それぞれを8-1, 8
-2, 8-3, 8-4, 8-5, 8-6とする) と、６個の動作モード
レジスタ４ (それぞれを4-1, 4-2, 4-3, 4-4, 4-5, 4-6
とし、全体を動作モードレジスタ群4Gとする) と、１個
のエッジ検出回路85及び ANDゲート81との接続関係が図
５のブロック図のようになる。
【００５７】なお、シフトレジスタ9Sは循環型に構成さ
れており、各レジスタ9-1, 9-2, 9-3, 9-4, 9-5, 9-6の
間はそれぞれシフトクロックSCLKで制御されるゲート9
1, 92…96で接続されていて、レジスタ9-6 側から9-1
側へデータが順次シフトされ、レジスタ9-1 のデータは
レジスタ9-6 へシフトされる。
【００５８】本第２の実施例のリロード信号生成回路80
はエッジ検出回路85と ANDゲート81とで構成されてお
り、前述の第１の実施例と同様に、エッジ検出回路85は
外部入力端子32への外部からの入力信号の立上がりエッ
ジを検出して”Ｈ”レベルの信号を出力し、この際にCP
U 31からリロード許可信号RLENが出力されていれば AND
ゲート81の出力信号が”Ｈ”レベルになってリロード信
号RLが発生される。
【００５９】リロード信号RLは各NANDゲート８ (8-1, 8
-2, 8-3, 8-4, 8-5, 8-6) に与えられている。従って、
リロード信号RLが発生された場合にはシフトレジスタ9S
の各レジスタ9-1, 9-2, 9-3, 9-4, 9-5, 9-6の内容が動
作モードレジスタ群4Gの各動作モードレジスタ4-1, 4-
2, 4-3, 4-4, 4-5, 4-6にリロードされる。
【００６０】図６は実際に本発明の出力制御回路の出力
を用いて三相出力波形に対応する出力例を示す波形図で
ある。
【００６１】次に、上述のような本発明の出力制御回路
の第２の実施例の動作について説明する。
【００６２】このような本第２の実施例の動作が第１の
実施例の動作と異なる点は、複数のデータをシフトレジ
スタ9Sの各レジスタ9-1, 9-2, 9-3, 9-4, 9-5, 9-6に記
憶し、シフトクロックSCLKによって各レジスタ9-1, 9-
2, 9-3, 9-4, 9-5, 9-6の内容を順次シフトすることに
より、複数のデータを動作モードレジスタ群4Gの各動作
モードレジスタ4-1, 4-2, 4-3, 4-4, 4-5, 4-6が共用す
ることが出来る点である。このため、図６に示されてい
るような三相出力波形を出力制御回路で生成するような
場合には PWM波形のＵ, Ｖ, Ｗ, #U, #V, #W相の位相を
60度ずつずらして出力させる必要がある。そこで、本第
２の実施例ではそのような要求に対応し得るように構成
されている。
【００６３】なお、以下の説明では、出力制御部301 が
レジスタ9-1 及び動作モードレジスタ4-1 を備えていて
Ｕ相を出力するとする。以下、出力制御部302 がレジス
タ9-2 及び動作モードレジスタ4-2 を備えていて#V相を
出力する。出力制御部303 がレジスタ9-3 及び動作モー
ドレジスタ4-3 を備えていてＷ相を出力する。出力制御
部304 がレジスタ9-4 及び動作モードレジスタ4-4 を備
えていて#U相を出力する。出力制御部305 がレジスタ9-
5 及び動作モードレジスタ4-5 を備えていてＶ相を出力
する。出力制御部306 がレジスタ9-6 及び動作モードレ
ジスタ4-6 を備えていて#W相を出力する。
【００６４】たとえば、図６において、まずシフトレジ
スタ9Sの各レジスタ9-1, 9-2, 9-3,9-4, 9-5, 9-6には
順に”１”, ”１”, ”０”, ”０”, ”０”, ”０”
がそれぞれCPU 31からデータバス６を介して設定されて
いるとする。また、各出力制御回路301 〜306 のポート
ラッチ２にはCPU 31からデータバス６を介してデータと
して”０”が予め設定されているとする。更に、各出力
制御回路301 〜306 のフリップフロップ３は PWM出力の
１周期に同期してセット・リセットされることにより”
１”の信号と”０”の信号とを反復して出力していると
する。
【００６５】そして、CPU 31からリロード許可信号RLEN
が出力されており、また時刻T0において外部入力端子32
への入力信号が”Ｌ”レベルから”Ｈ”レベルに立ち上
がったとすると、動作モードレジスタ群4Gの各動作モー
ドレジスタ4-1, 4-2, 4-3, 4-4, 4-5, 4-6には順に”
１”, ”１”, ”０”, ”０”, ”０”, ”０”がそれ
ぞれリロードされる。
【００６６】この場合、レジスタ9-1 及び動作モードレ
ジスタ4-1 を備えた出力制御回路301 と、レジスタ9-2
及び動作モードレジスタ4-2 を備えた出力制御回路302
とでは、それぞれのフリップフロップ３の出力が入出力
端子５から出力され、他の出力制御回路303, 304, 305
及び306 ではそれぞれのポートラッチ２の出力が入出力
端子５から出力される。従って、図６の時刻T0とT1との
間に示されているように、出力制御回路301 及び302 の
入出力端子５からはそれぞれＵ相及び#V相の PWM波形が
出力され、他のＷ, #U, Ｖ, #W相を出力する出力制御回
路303, 304, 305 及び306 の入出力端子５からは信号”
１”が出力される。
【００６７】この後、時刻T1に至るまでの間において、
シフトクロックSCLKによりシフトレジスタ9Sの各レジス
タ9-1, 9-2, 9-3, 9-4, 9-5, 9-6の内容がシフトされ
る。これにより、各レジスタ9-1, 9-2, 9-3, 9-4, 9-5,
9-6には順に”１”, ”０”,”０”, ”０”, ”０”,
”１”がそれぞれ保持されることになる。そして、時
刻T1において、外部入力端子32への入力信号が再度”
Ｌ”レベルから”Ｈ”レベルに立ち上ると、動作モード
レジスタ群4Gの各動作モードレジスタ4-1, 4-2, 4-3, 4
-4, 4-5, 4-6には順に”１”, ”０”, ”０”, ”
０”, ”０”, ”１”がそれぞれリロードされる。
【００６８】従って、時刻T1以降は、レジスタ9-1 及び
動作モードレジスタ4-1 を備えた出力制御回路301 と、
レジスタ9-6 及び動作モードレジスタ4-6 を備えた出力
制御回路306 とでは、それぞれのフリップフロップ３の
出力が入出力端子５から出力され、他の出力制御回路30
2, 303, 304 及び305 ではそれぞれのポートラッチ２の
出力が入出力端子５から出力される。従って、図６に示
されているように、出力制御回路301 と306 の入出力端
子５からはそれぞれＵ相及び#W相の PWM波形が出力さ
れ、他の#V, Ｗ, #U, Ｖ相を出力する出力制御回路302,
303, 304 及び305 の入出力端子５からは信号”１”が
出力される。
【００６９】この後の時刻T2に至るまでの間において、
シフトクロックSCLKによりシフトレジスタ9Sの各レジス
タ9-1, 9-2, 9-3, 9-4, 9-5, 9-6の内容がシフトされ
る。これにより、各レジスタ9-1, 9-2, 9-3, 9-4, 9-5,
9-6には順に”０”, ”０”,”０”, ”０”, ”１”,
”１”がそれぞれ保持されることになる。そして、時
刻T2において、外部入力端子32への入力信号が再度”
Ｌ”レベルから”Ｈ”レベルに立ち上がったとすると、
動作モードレジスタ群4Gの各動作モードレジスタ4-1, 4
-2, 4-3, 4-4, 4-5, 4-6には順に”０”, ”０”, ”
０”, ”０”, ”１”, ”１”がそれぞれリロードされ
る。
【００７０】従って、時刻T2以降は、レジスタ9-5 及び
動作モードレジスタ4-5 を備えた出力制御回路305 と、
レジスタ9-6 及び動作モードレジスタ4-6 を備えた出力
制御回路306 とでは、それぞれのフリップフロップ３の
出力が入出力端子５から出力され、他の出力制御回路30
1, 302, 303 及び304 ではそれぞれのポートラッチ２の
出力が入出力端子５から出力される。従って、図６に示
されているように、出力制御回路305 と306 の入出力端
子５からはそれぞれＶ相及び#W相の PWM波形が出力さ
れ、他のＵ, #V, Ｗ, #U相を出力する出力制御回路301,
302, 303 及び304 の入出力端子５からは信号”１”が
出力される。
【００７１】以下同様に、時刻T3からT4までは出力制御
回路304 及び305 の入出力端子５からはそれぞれ PWM波
形が、他の出力制御回路301, 302, 303 及び306 の入出
力端子５からはそれぞれ信号”１”が出力され、時刻T4
からT5までは出力制御回路303 及び304 の入出力端子５
からはそれぞれ PWM波形が、他の出力制御回路301, 30
2, 305 及び306 の入出力端子５からはそれぞれ信号”
１”が出力され、時刻T5からT6までは出力制御回路302
及び303 の入出力端子５からはそれぞれ PWM波形が、他
の出力制御回路301, 304, 305 及び306 の入出力端子５
からはそれぞれ信号”１”が出力される。時刻T6以降は
上述の時刻T0以降の動作が反復される。
【００７２】従って、上述の第２の実施例では、入出力
端子５の機能の切り換え時のタイムラグが短く、且つCP
U 31は各出力制御回路301 〜306 の方向レジスタ１に”
１”を、ポートラッチ２に”１”をそれぞれ設定してお
くのみで３相の PWM波形を出力することが可能になるの
で、ソフトウェアの負担を軽減することが可能になると
共に制御精度が向上する。
【００７３】
【発明の効果】以上に詳述したように本発明の出力制御
回路によれば、リロード信号により入出力端子に次に接
続される信号発生源を指定する情報が第２の記憶手段
(動作モードリロードレジスタまたはレジスタ) から第
１の記憶手段 (動作モードレジスタ) へ直接リロードさ
れ、出力端子の信号発生源との接続が切り換えられるの
で、ソフトウェアのみによる切り換えと比較してタイム
ラグが短縮される共に制御精度が向上する。
【００７４】また本発明の出力制御回路によれば、上述
の信号発生源を指定する情報の第２の記憶手段から第１
の記憶手段へのリロードが外部入力端子に外部から信号
が入力することにより行なわれるので、外部のアクチュ
エータの制御装置としての適用に好適である。
【００７５】更に本発明の出力制御回路によれば、第２
の記憶手段により構成されるシフトレジスタに設定され
ているデータが周期的に各第１の記憶手段にリロードさ
れるので、第１の記憶手段に設定されるべき情報が順次
的且つ周期的に変化するような場合に好適である。
【００７６】また更に本発明の出力制御回路によれば、
PWM波形の三相及びそれらの反転相の発生が容易である
ので、三相モータの制御に好適である。
【図面の簡単な説明】
【図１】本発明の出力制御回路の第１の実施例の構成例
を示すブロック図である。
【図２】本発明の出力制御回路の動作モードリロードレ
ジスタの内容を動作モードレジスタにリロードするため
のリロード信号生成回路の具体的な構成の一例を示す回
路図である。
【図３】本発明の出力制御回路の第２の実施例の構成例
を示すブロック図である。
【図４】本発明の出力制御回路の第２の実施例を三相モ
ータ駆動用の PWM波形を出力させるようにした場合の動
作モードレジスタ, レジスタ及びリロード信号生成回路
の具体的な接続の構成例を示す回路図である。
【図５】本発明の出力制御回路の第２の実施例の全体を
模式的に表したブロックである。
【図６】本発明の出力制御回路の第２の実施例による三
相出力波形に対応する出力例を示す波形図である。
【図７】従来の出力制御回路の構成例を示すブロック図
である。
【符号の説明】
２ ポートラッチ ３ フリップフロップ ５ 入出力端子 ７ 動作モードリロードレジスタ ９ レジスタ 9S シフトレジスタ 80 リロード信号生成回路 81 ANDゲート 82 NANDゲート 83 NANDゲート 85 エッジ検出回路 301 〜306 出力制御部
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年４月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】NANDゲート57の出力はＰチャネルトランジ
スタ59のゲートに与えられている。また、Ｐチャネルト
ランジスタ59のソースには電源電圧が、ドレインには入
出力端子５及び前述のゲート55の入力端子が接続されて
いる。一方、 NORゲート58の出力はＮチャネルトランジ
スタ60のゲートに与えられている。また、Ｎチャネルト
ランジスタ60のドレインは入出力端子５及びゲート55の
入力端子に接続され、ソースは接地電位と接続されてい
る。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】一方、CPU 31がデータバス６を介して方向
レジスタ１に”１”を書き込んだ場合には、ORゲート51
の出力が”１”に固定されてNANDゲート57及び NORゲー
ト58の出力はゲート52の出力の反転値になると共にゲー
ト52は導通状態になっているので、入出力端子５からは
ポートラッチ２の値が出力される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】NANDゲート57の出力はＰチャネルトランジ
スタ59のゲートに与えられている。また、Ｐチャネルト
ランジスタ59のソースには電源電圧が、ドレインには入
出力端子５及び前述のゲート55の入力端子が接続されて
いる。一方、 NORゲート58の出力はＮチャネルトランジ
スタ60のゲートに与えられている。また、Ｎチャネルト
ランジスタ60のドレインは入出力端子５及びゲート55の
入力端子に接続され、ソースは接地電位と接続されてい
る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正内容】
【００４１】なお、動作モードレジスタ４の出力端子Ｑ
からの出力信号は図１に示されているようにゲート51,
52及び53に与えられる他、ゲート41を介してデータバス
６へも出力可能になっている。ゲート41はCPU 31から与
えられるリード信号12により制御される。また、動作モ
ードレジスタ４にCPU 31からデータを書き込むには、フ
リップフロップ40のクロック端子CLK にCPU 31からライ
ト信号10を入力すれば、データバス６を介して端子Ｄか
らデータが書き込まれる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正内容】
【００４４】動作モードリロードレジスタ７が保持して
いるデータが動作モードレジスタ４にリロードされる動
作は以下のようにして行なわれる。外部入力端子32にア
クチュエータ100 のセンサ101 から入力されている検出
信号が”Ｌ”レベルから”Ｈ”レベルに立ち上がると、
その立上がりエッジがエッジ検出回路85により検出され
る。この時点でCPU 31が”Ｈ”レベルのリロード許可信
号RLENを出力していれば、 ANDゲート81の両入力が”
Ｈ”レベルになるのでその出力信号が”Ｈ”レベルにな
ってリロード信号RLが発生する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正内容】
【００４９】なお、上述の動作モードリロードレジスタ
７から動作モードレジスタ４へのデータのリロードはリ
ロード信号RLがハイレベルである場合にのみ行なわれ
る。そして、動作モードレジスタ４に”１”または”
０”が設定されている場合の出力制御回路自体の動作は
前述の従来と同様であるので、その説明は省略する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正内容】
【００６４】たとえば、図６において、まずシフトレジ
スタ9Sの各レジスタ9-1, 9-2, 9-3,9-4, 9-5, 9-6には
順に”１”, ”１”, ”０”, ”０”, ”０”, ”０”
がそれぞれCPU 31からデータバス６を介して設定されて
いるとする。また、各出力制御回路301 〜306 のポート
ラッチ２にはCPU 31からデータバス６を介してデータと
して”１”が予め設定されているとする。更に、各出力
制御回路301 〜306 のフリップフロップ３は PWM出力の
１周期に同期してセット・リセットされることにより”
１”の信号と”０”の信号とを反復して出力していると
する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正内容】
【００７３】
【発明の効果】以上に詳述したように本発明の出力制御
回路によれば、リロード信号により入出力端子に次に接
続される信号発生源を指定する情報が第２の記憶手段
(動作モードリロードレジスタまたはレジスタ) から第
１の記憶手段 (動作モードレジスタ) へ直接リロードさ
れ、出力端子の信号発生源との接続が切り換えられるの
で、ソフトウェアのみによる切り換えと比較してタイム
ラグが短縮されると共に制御精度が向上する。
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１２月１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】入出力端子５を通常の入出力ポートとして
使用する場合には、CPU 31はデータバス６を介して動作
モードレジスタ４に”０”を書き込む。これにより、ゲ
ート52が導通状態に、同じく53が非導通状態になるの
で、NANDゲート57及び NORゲート58の他方の入力端子に
はポートラッチ２が保持しているデータが入力される。
この状態でCPU 31がデータバス６を介して方向レジスタ
１に”０”を書き込んだ場合には、ORゲート51の出力
が”０”に固定されてNANDゲート57の出力は”１”に、
NORゲート58の出力は”０”に固定されると共にゲート
55が導通状態になるので、入出力端子５への外部からの
入力信号がゲート55を介してポートラッチ２に与えら
れ、その値が格納される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正内容】
【００４５】いまたとえば動作モードリロードレジスタ
７のフリップフロップ70には”１”が設定されていると
する。従って、フリップフロップ70の出力端子Ｑからの
出力信号は”Ｈ”レベルに、出力端子#Qからの出力信号
は”Ｌ”レベルになっている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正内容】
【００４８】逆に、動作モードリロードレジスタ７のフ
リップフロップ70に”０”が設定されている場合には、
動作モードレジスタ４のフリップフロップ40のセット端
子Ｓには”Ｈ”レベルの信号が、リセット端子Ｒには”
Ｌ”レベルの信号が与えられることになるので、フリッ
プフロップ40はリセットされて”０”がリロードされ
る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正内容】
【００５４】図４は本発明の出力制御回路の第２の実施
例の三相モータ駆動用の PWM波形を出力させるための、
上述の図３に示されている動作モードレジスタ４, レジ
スタ９及びリロード信号生成回路80の具体的な接続の構
成例を示す回路図である。この例では、三相モータ駆動
のための三相出力波形を出力するために、シフトレジス
タを構成するレジスタ91〜96をＵ, Ｖ, Ｗ, #U, #V, #W
相にそれぞれ対応させた例が示されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正内容】
【００５５】即ち、図３に示されているような構成のマ
イクロコンピュータ30の内のCPU 31とリロード信号生成
回路80とを除く参照符号300 で示されている部分が６個
と、CPU 31, リロード信号生成回路80及び外部入力端子
32で構成される参照符号310で示されている部分が１個
備えられて全体として一つのマイクロコンピュータが構
成される。従って、図３に参照符号310 にて示されてい
るCPU 31, リロード信号生成回路80及び外部入力端子32
で構成される部分を便宜上リロード信号発生部とし、参
照符号300 にて示されている６個の部分をそれぞれ出力
制御部301 〜306 として模式的に表したブロックを図５
に示す。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正内容】
【００６３】なお、以下の説明では、出力制御部301 が
レジスタ9-1 及び動作モードレジスタ4-1 を備えていて
Ｕ相を出力するとする。以下同様に、出力制御部302 が
レジスタ9-2 及び動作モードレジスタ4-2 を備えていて
#V相を出力する。出力制御部303 がレジスタ9-3 及び動
作モードレジスタ4-3 を備えていてＷ相を出力する。出
力制御部304 がレジスタ9-4 及び動作モードレジスタ4-
4 を備えていて#U相を出力する。出力制御部305 がレジ
スタ9-5 及び動作モードレジスタ4-5 を備えていてＶ相
を出力する。出力制御部306 がレジスタ9-6 及び動作モ
ードレジスタ4-6 を備えていて#W相を出力する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正内容】
【００７２】従って、上述の第２の実施例では、入出力
端子５の機能の切り換え時のタイムラグが短く、且つCP
U 31は各出力制御回路301 〜306 の方向レジスタ１に”
１”を、ポートラッチ２に”１”をそれぞれ設定し、シ
フトレジスタ9Sの各レジスタ9-1 〜9-6 を設定しておく
のみで３相の PWM波形を出力することが可能になるの
で、ソフトウェアの負担を軽減することが可能になると
共に制御精度が向上する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】本発明の出力制御回路の第２の実施例を三相モ
ータ駆動用の PWM波形を出力させるようにした場合の動
作モードレジスタ, 動作モードリロードレジスタ及びリ
ロード信号生成回路の具体的な接続の構成例を示す回路
図である。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも２種類の異なる信号発生源
    (2, 3)と接続された出力端子(5) と、 前記出力端子(5) にいずれの信号発生源からの信号を出
    力させるかを指定する情報を記憶する第１の記憶手段
    (4) と、 前記第１の記憶手段(4) が記憶している情報に従って前
    記出力端子(5) から信号を出力させる回路と、 前記第１の記憶手段(4) に記憶させるべき情報を記憶す
    る第２の記憶手段(7)と、 リロード信号(RL)を生成するリロード信号生成手段(81,
    85)と、 前記リロード信号生成手段(81, 85)がリロード信号(RL)
    を発生した場合に、前記第２の記憶手段(7) が記憶して
    いる情報を前記第１の記憶手段(4) にリロードするリロ
    ード手段(82, 83)とを備えたことを特徴とする出力制御
    回路。
  2. 【請求項２】 少なくとも２種類の異なる信号発生源
    (2, 3)と接続された出力端子(5) と、 前記出力端子(5) にいずれの信号発生源からの信号を出
    力させるかを指定する情報を記憶する第１の記憶手段
    (4) と、 前記第１の記憶手段(4) が記憶している情報に従って前
    記出力端子(5) から信号を出力させる回路と、 前記第１の記憶手段(4) に記憶させるべき情報を記憶す
    る第２の記憶手段(9)と、 前記第２の記憶手段(9) が記憶している情報を前記第１
    の記憶手段(4) にリロードするリロード手段(82, 83)と
    を有し、 各第２の記憶手段(9) が全体としてシフトレジスタ(9S)
    として機能するように接続されたｎ個の出力制御部(301
    〜306)と、 リロード信号(RL)を生成するリロード信号生成手段(81,
    85)とを備えたことを特徴とする出力制御回路。
  3. 【請求項３】 一定の値の信号を発生する第１の信号発
    生源(2) 及び PWM波形を出力する第２の信号発生源(3)
    と接続された出力端子(5) と、 前記出力端子(5) にいずれの信号発生源からの信号を出
    力させるかを指定する情報を記憶する第１の記憶手段
    (4) と、 前記第１の記憶手段(4) が記憶している情報に従って前
    記出力端子(5) から信号を出力させる回路と、 前記第１の記憶手段(4) に記憶させるべき情報を記憶す
    る第２の記憶手段(9)と、 前記第２の記憶手段(9) が記憶している情報を前記第１
    の記憶手段(4) にリロードするリロード手段(82, 83)と
    を有し、 各第２の記憶手段(9) が全体としてシフトレジスタ(9S)
    として機能するように接続され、それぞれが PWM波形の
    Ｕ, Ｖ, Ｗ相及びそれらの反転相の信号を出力する６個
    の出力制御部(301〜306)と、 リロード信号(RL)を生成するリロード信号生成手段(81,
    85)とを備え、 前記シフトレジスタ(9S)は、Ｕ相, 反転Ｖ相, Ｗ相, 反
    転Ｕ相, Ｖ相, 反転Ｗ相を出力する出力制御部(301, 30
    5, 303, 304, 302, 306)の順にそれぞれに含まれる前記
    第２の記憶手段(9) を循環型に接続して構成されてお
    り、 前記シフトレジスタ(9S)を構成する６個の第２の記憶手
    段(9) に、前記第２の信号発生源(3) を指定する情報を
    連続して二つ、前記第１の信号発生源(2) を指定する情
    報を四つ初期設定すべくなしてあることを特徴とする出
    力制御回路。
  4. 【請求項４】 外部入力端子(32)を有し、 前記リロード信号生成手段(81, 85)は、前記外部入力端
    子(32)から入力される信号に応じて前記リロード信号(R
    L)を発生すべくなしてあることを特徴とする請求項１，
    ２及び３に記載の出力制御回路。
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JP5585078B2 (ja) * 2007-04-27 2014-09-10 旭硝子株式会社 撥水撥油剤組成物、その製造方法および物品
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* Cited by examiner, † Cited by third party
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