JP2556613B2 - バレルシフタ回路 - Google Patents
バレルシフタ回路Info
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- JP2556613B2 JP2556613B2 JP2229264A JP22926490A JP2556613B2 JP 2556613 B2 JP2556613 B2 JP 2556613B2 JP 2229264 A JP2229264 A JP 2229264A JP 22926490 A JP22926490 A JP 22926490A JP 2556613 B2 JP2556613 B2 JP 2556613B2
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- Japan
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- circuit
- shift
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- control signal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路におけるバレルシフタ回路
に関する。
に関する。
従来の半導体集積回路におけるバレルシフタ回路は、
第３図の回路図に示される。この回路は８ビットの入力
信号i0〜i7を、最大７ビットまでローテート可能なダイ
ナミック方式のバレルシフタの回路図で、これは、シフ
ト命令信号M0,M1,M2をデコードしシフト制御信号S0〜S7
を作るデコード回路10aと、８ビットの入力信号i0〜i7
のシフトを行なう８×８個のNchトランジスタ15および
８個のPchプリチャージトランジスタ16により構成され
たシフト回路12a、及びシフト回路12aの出力信号D0〜D7
をラッチするラッチ回路14とから構成される。
第３図の回路図に示される。この回路は８ビットの入力
信号i0〜i7を、最大７ビットまでローテート可能なダイ
ナミック方式のバレルシフタの回路図で、これは、シフ
ト命令信号M0,M1,M2をデコードしシフト制御信号S0〜S7
を作るデコード回路10aと、８ビットの入力信号i0〜i7
のシフトを行なう８×８個のNchトランジスタ15および
８個のPchプリチャージトランジスタ16により構成され
たシフト回路12a、及びシフト回路12aの出力信号D0〜D7
をラッチするラッチ回路14とから構成される。
次に、この回路の動作を５ビットのローテートを行な
う場合について説明する。次の第１表は第３図の動作を
表わす真理値表である。まず５ビッ トローテートの場合、シフト命令信号M0,M1,M2はそれぞ
れ第１表の真理値表から分かる様に「1,0,0」となる。
そしてM0〜M2はデコード回路10aでデコードされ、シフ
ト制御信号S0〜S7のうちS5のみが“1"でアクティブとな
る。シフト制御信号S5がアクティブになると、シフト回
路12aを構成している８×８個のNchトランジスタのうち
T50〜T57のみがオンする。すると入力信号i0〜i7データ
はそれぞれトランジスタT50〜T57を通り、シフト回路12
aの出力信号D0〜D7上にi3,i4,i5,i6,i7,i0,i1,i2の順番
に出力し、ラッチ回路14にラッチされ、出力信号O5〜O7
上にi3,i4,i6,i7,i0,i1,i2の順番で出力し、５ビットの
ローテートが完了する。
う場合について説明する。次の第１表は第３図の動作を
表わす真理値表である。まず５ビッ トローテートの場合、シフト命令信号M0,M1,M2はそれぞ
れ第１表の真理値表から分かる様に「1,0,0」となる。
そしてM0〜M2はデコード回路10aでデコードされ、シフ
ト制御信号S0〜S7のうちS5のみが“1"でアクティブとな
る。シフト制御信号S5がアクティブになると、シフト回
路12aを構成している８×８個のNchトランジスタのうち
T50〜T57のみがオンする。すると入力信号i0〜i7データ
はそれぞれトランジスタT50〜T57を通り、シフト回路12
aの出力信号D0〜D7上にi3,i4,i5,i6,i7,i0,i1,i2の順番
に出力し、ラッチ回路14にラッチされ、出力信号O5〜O7
上にi3,i4,i6,i7,i0,i1,i2の順番で出力し、５ビットの
ローテートが完了する。
このように従来のｎビットのバレルシフタは、０〜ｎ
−１ビットの範囲のシフトなら、任意ビット数のシフト
を１回の動作でできる様にシフト回路がｎ×ｎ個のトラ
ンジスタにより構成されていた。
−１ビットの範囲のシフトなら、任意ビット数のシフト
を１回の動作でできる様にシフト回路がｎ×ｎ個のトラ
ンジスタにより構成されていた。
上述した従来のｎビットのバレルシフタ回路は、ｎ×
ｎ個のトランジスタとｎ本のシフト制御信号が必要であ
り、半導体集積回路上のチップ上に占める面積が大きく
なるという欠点があった。またシフト制御信号はｎ個の
トランジスタのゲート信号となり、シフト回路の入出力
信号もｎ個のトランジスタに接続するため、負荷容量が
大きく高速動作が困難であるという欠点があった。
ｎ個のトランジスタとｎ本のシフト制御信号が必要であ
り、半導体集積回路上のチップ上に占める面積が大きく
なるという欠点があった。またシフト制御信号はｎ個の
トランジスタのゲート信号となり、シフト回路の入出力
信号もｎ個のトランジスタに接続するため、負荷容量が
大きく高速動作が困難であるという欠点があった。
本発明の目的は、これらの欠点を除き、半導体集積回
路との占有面積を少くすると共に、高速動作も可能とし
たバレルシフタを提供することにある。
路との占有面積を少くすると共に、高速動作も可能とし
たバレルシフタを提供することにある。
本発明のバレルシフタは、シフト命令信号の一部を除
いた信号をデコードしてシフト制御信号を出力する第１
のデコード回路と、前記シフト命令信号の前記一部をデ
コードしてｍ入力１出力のセレクタを制御するセレクト
制御信号を出力する第２のデコード回路と、ｎビットの
データを入力し前記シフト制御信号に従って前記ｎビッ
トのデータをローテートシフトして出力するシフト回路
と、前記ｍ入力１出力のセレクタをｎ個備えたセレクト
回路とを有し、前記シフト回路の各出力ビットを前記セ
レクト制御信号に従って前記セレクト回路により選択出
力して更にローテートシフトするものである。
いた信号をデコードしてシフト制御信号を出力する第１
のデコード回路と、前記シフト命令信号の前記一部をデ
コードしてｍ入力１出力のセレクタを制御するセレクト
制御信号を出力する第２のデコード回路と、ｎビットの
データを入力し前記シフト制御信号に従って前記ｎビッ
トのデータをローテートシフトして出力するシフト回路
と、前記ｍ入力１出力のセレクタをｎ個備えたセレクト
回路とを有し、前記シフト回路の各出力ビットを前記セ
レクト制御信号に従って前記セレクト回路により選択出
力して更にローテートシフトするものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。この
構成は、シフト命令信号１をデコードし、シフト制御信
号３を作るＸ用デコード回路10およびシフト命令信号２
をデコードしセレクト信号４を作るＹ用デコード回路11
と、データ５を入力しシフト制御信号３に従い入力デー
タ５をシフトするシフト回路12と、このシフト回路12の
出力６を入力しセレクト制御信号に従いセレクトするセ
レクト回路13と、このセレクト回路13の出力７を入力し
データをラッチするラッチ回路14とから構成される。
構成は、シフト命令信号１をデコードし、シフト制御信
号３を作るＸ用デコード回路10およびシフト命令信号２
をデコードしセレクト信号４を作るＹ用デコード回路11
と、データ５を入力しシフト制御信号３に従い入力デー
タ５をシフトするシフト回路12と、このシフト回路12の
出力６を入力しセレクト制御信号に従いセレクトするセ
レクト回路13と、このセレクト回路13の出力７を入力し
データをラッチするラッチ回路14とから構成される。
次に、その動作を説明する。
まず、シフト命令信号１が、Ｘデコード回路10に入り
シフト制御信号３の値がきまる。これと同時に、シフト
命令信号２が、デコード回路11に入りセレクト制御信号
４の値がきまる。次に、シフト回路12において、シフト
制御信号３によって選ばれたシフト量だけ、入力データ
５は、シフトされセレクト回路13に出力される。このセ
レクト回路13においてセレクト制御信号４によって選ば
れたデータをラッチ回路14に出力する事により、命令信
号1,2で与えられたシフト量だけのシフトを行なうこと
ができ、モレクト回路13の出力７をラッチ回路14でラッ
チする事により、その動作は完了する。
シフト制御信号３の値がきまる。これと同時に、シフト
命令信号２が、デコード回路11に入りセレクト制御信号
４の値がきまる。次に、シフト回路12において、シフト
制御信号３によって選ばれたシフト量だけ、入力データ
５は、シフトされセレクト回路13に出力される。このセ
レクト回路13においてセレクト制御信号４によって選ば
れたデータをラッチ回路14に出力する事により、命令信
号1,2で与えられたシフト量だけのシフトを行なうこと
ができ、モレクト回路13の出力７をラッチ回路14でラッ
チする事により、その動作は完了する。
第２図は第１図の具体的な回路図であり、第２表は、
第２図の動作を表わす真理値表である。
第２図の動作を表わす真理値表である。
第２図は、８ビットの入力を、最大７ビットまでロー
テート可能なダイナミック方式のバレルシフタ回路であ
り、５ビットのローテートを行なう場合について説明す
る。
テート可能なダイナミック方式のバレルシフタ回路であ
り、５ビットのローテートを行なう場合について説明す
る。
まず、シフト命令信号M0,M1,M2はそれぞれ第２表の真
理値表から分かる様に「1,0,0」となる。そしてM1,M2は
デコード回路10でデコードされ、シフト制御信号S0〜S3
のうちのS2のみが「１」でアクティブとなる。シフ ト制御信号S2がアクティブとなるとシフト回路12を構成
している８×４個のNchトランジスタのうちT20〜T27の
みオンとなる。すると入力信号i0〜i7のデータは、それ
ぞれトランスファーT20〜T27を通りシフト回路12の出力
信号A0〜A7上でi4,i5,i6,i7,i0,i1,i2,i3の順番に出力
し、セレクト回路13の入力となる。この時、セレクト制
御信号M0は、すでに「１」であり、セレクト回路13のト
ランスミッションゲートT1の方が全ビットオンとなる事
により、シフト回路12の出力信号A0〜A7に伝わった入力
信号i0〜i7のデータを選択し、セレクト回路13の出力信
号B0〜B7上に入力データi0〜i7は、i3,i4,i5,i6,i7,i0,
i1,i2の順番で出力され、ラッチ回路14にラッチされ、
５ビットのローテートが完了する。
理値表から分かる様に「1,0,0」となる。そしてM1,M2は
デコード回路10でデコードされ、シフト制御信号S0〜S3
のうちのS2のみが「１」でアクティブとなる。シフ ト制御信号S2がアクティブとなるとシフト回路12を構成
している８×４個のNchトランジスタのうちT20〜T27の
みオンとなる。すると入力信号i0〜i7のデータは、それ
ぞれトランスファーT20〜T27を通りシフト回路12の出力
信号A0〜A7上でi4,i5,i6,i7,i0,i1,i2,i3の順番に出力
し、セレクト回路13の入力となる。この時、セレクト制
御信号M0は、すでに「１」であり、セレクト回路13のト
ランスミッションゲートT1の方が全ビットオンとなる事
により、シフト回路12の出力信号A0〜A7に伝わった入力
信号i0〜i7のデータを選択し、セレクト回路13の出力信
号B0〜B7上に入力データi0〜i7は、i3,i4,i5,i6,i7,i0,
i1,i2の順番で出力され、ラッチ回路14にラッチされ、
５ビットのローテートが完了する。
このように第３図に示した従来のバレルシフタ回路で
は、８×８＝64個のNchトランジスタで構成されていた
シフト回路12aが、第２図で示した本実施例のバレルシ
フタ回路では、シフト回路12の出力部に２入力１出力の
セレクト回路13を設ける事により、シフト回路12のトラ
ンジスタの数を８×8/2＝32個と半分にする事ができ、
またシフト制御信号の数も半分に減らす事ができるた
め、バレルシフタ回路全体の面積を半減させる事ができ
る。さらに、シフト回路のトランジスタの数が半分にな
った事により、制御信号及びシフト回路の入出力信号の
負荷容量をほぼ半分に減らす事ができ、動作スピードが
速くなるという効果がある。
は、８×８＝64個のNchトランジスタで構成されていた
シフト回路12aが、第２図で示した本実施例のバレルシ
フタ回路では、シフト回路12の出力部に２入力１出力の
セレクト回路13を設ける事により、シフト回路12のトラ
ンジスタの数を８×8/2＝32個と半分にする事ができ、
またシフト制御信号の数も半分に減らす事ができるた
め、バレルシフタ回路全体の面積を半減させる事ができ
る。さらに、シフト回路のトランジスタの数が半分にな
った事により、制御信号及びシフト回路の入出力信号の
負荷容量をほぼ半分に減らす事ができ、動作スピードが
速くなるという効果がある。
ここでは、８ビットのバレルシフタ回路で２入力１出
力のセレクト回路を用いた例をあげて説明したが、ビッ
ト数が多いほど、これらの効果は大きい。つまりｎビッ
トのバレルシフタ回路において、シフト回路とそのシフ
ト回路の出力を入力とするラッチ回路の間に、ｍ入力
（２≦ｍ＜ｎ）１出力のセレクト回路を付加することに
より、シフト回路のトランジスタの数をｎ×n/m個とす
ることが出来、かつシフト制御信号の数も、n/m本とす
ることができる。また、シフト命令をシフト回路用と、
セレクト回路用に分けることにより、デコード回路も簡
単に構成できるようになる。
力のセレクト回路を用いた例をあげて説明したが、ビッ
ト数が多いほど、これらの効果は大きい。つまりｎビッ
トのバレルシフタ回路において、シフト回路とそのシフ
ト回路の出力を入力とするラッチ回路の間に、ｍ入力
（２≦ｍ＜ｎ）１出力のセレクト回路を付加することに
より、シフト回路のトランジスタの数をｎ×n/m個とす
ることが出来、かつシフト制御信号の数も、n/m本とす
ることができる。また、シフト命令をシフト回路用と、
セレクト回路用に分けることにより、デコード回路も簡
単に構成できるようになる。
以上説明したように本発明は、セレクト回路を挿入す
ることにより、シフト回路・トランジスタ数を半減させ
ることができ、そのため制御信号およびシフト回路の入
出力信号の負荷容量をほぼ半減できるので、回路の動作
速度を上げることができる効果がある。
ることにより、シフト回路・トランジスタ数を半減させ
ることができ、そのため制御信号およびシフト回路の入
出力信号の負荷容量をほぼ半減できるので、回路の動作
速度を上げることができる効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の具体例を示す回路図、第３図は従来のバレルシ
フタ回路の一例を示す回路図である。 1,2,M0〜M2……シフト命令信号、3,S0〜S7……シフト制
御信号、４……セレクト制御信号、5,i0〜i7……バレル
シフタ入力信号、6,A0〜A7……シフト回路出力信号、7,
B0〜B7……セレクト回路出力信号、8,O0〜O7……バレル
シフタ出力信号、φ1,φ1,φ２……クロック、10,10a,1
1……デコード回路、12,12a……シフト回路、13……セ
レクト回路、14……ラッチ回路、15,T20〜T27,T50〜T57
……Nchトランスファー、16……Pchプリチャージ回路、
17……インバータ、T1,T2……トランスファーゲート。
第１図の具体例を示す回路図、第３図は従来のバレルシ
フタ回路の一例を示す回路図である。 1,2,M0〜M2……シフト命令信号、3,S0〜S7……シフト制
御信号、４……セレクト制御信号、5,i0〜i7……バレル
シフタ入力信号、6,A0〜A7……シフト回路出力信号、7,
B0〜B7……セレクト回路出力信号、8,O0〜O7……バレル
シフタ出力信号、φ1,φ1,φ２……クロック、10,10a,1
1……デコード回路、12,12a……シフト回路、13……セ
レクト回路、14……ラッチ回路、15,T20〜T27,T50〜T57
……Nchトランスファー、16……Pchプリチャージ回路、
17……インバータ、T1,T2……トランスファーゲート。
Claims (1)
- 【請求項１】シフト命令信号の一部を除いた信号をデコ
ードしてシフト制御信号を出力する第１のデコード回路
と、前記シフト命令信号の前記一部をデコードしてｍ入
力１出力のセレクタを制御するセレクト制御信号を出力
する第２のデコード回路と、ｎビットのデータを入力し
前記シフト制御信号に従って前記ｎビットのデータをロ
ーテートシフトして出力するシフト回路と、前記ｍ入力
１出力のセレクタをｎ個備えたセレクト回路とを有し、
前記シフト回路の各出力ビットを前記セレクト制御信号
に従って前記セレクト回路により選択出力して更にロー
テートシフトすることを特徴とするバレルシフタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229264A JP2556613B2 (ja) | 1990-08-30 | 1990-08-30 | バレルシフタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229264A JP2556613B2 (ja) | 1990-08-30 | 1990-08-30 | バレルシフタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04111016A JPH04111016A (ja) | 1992-04-13 |
| JP2556613B2 true JP2556613B2 (ja) | 1996-11-20 |
Family
ID=16889392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2229264A Expired - Lifetime JP2556613B2 (ja) | 1990-08-30 | 1990-08-30 | バレルシフタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2556613B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63163527A (ja) * | 1986-12-25 | 1988-07-07 | Nec Corp | デ−タ詰め込み回路 |
| JPH0391829A (ja) * | 1989-09-04 | 1991-04-17 | Matsushita Electric Ind Co Ltd | ビットデータ転送回路 |
-
1990
- 1990-08-30 JP JP2229264A patent/JP2556613B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04111016A (ja) | 1992-04-13 |
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