JPH04111016A - バレルシフタ回路 - Google Patents
バレルシフタ回路Info
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- JPH04111016A JPH04111016A JP2229264A JP22926490A JPH04111016A JP H04111016 A JPH04111016 A JP H04111016A JP 2229264 A JP2229264 A JP 2229264A JP 22926490 A JP22926490 A JP 22926490A JP H04111016 A JPH04111016 A JP H04111016A
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- JP
- Japan
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- circuit
- shift
- signal
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Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 1
- 102220015592 rs11110359 Human genes 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路におけるバレルシフタ回路に
関する。
関する。
従来の半導体集積回路におけるバレルシフタ回路は、第
３図の回路図に示される。この回路は８ピツトの入力信
号１ｏ−ｉ７を、最大７ビットまでローテート可能なダ
イナゼ、り方式のバレルシフタの回路図で、これは、シ
フト命令信号ＭＯ。
３図の回路図に示される。この回路は８ピツトの入力信
号１ｏ−ｉ７を、最大７ビットまでローテート可能なダ
イナゼ、り方式のバレルシフタの回路図で、これは、シ
フト命令信号ＭＯ。
Ｍｌ、Ｍ２をデコードしシフト制御信号ＳＯ〜Ｓ７を作
るデコード回路１０ａと、８ビ、トの入力信号１Ｑ−ｉ
７のシフトを行なう８Ｘ８個のＮｃｈトランジスタ１５
および８個のＰｃｈプリチャージトランジスタ１６によ
り構成され九シフト回路１２ａ、及びシフト回路１２１
の出力信号Ｄ Ｏ−Ｄ ７をラッチするう、子回路１４
とから構成される。
るデコード回路１０ａと、８ビ、トの入力信号１Ｑ−ｉ
７のシフトを行なう８Ｘ８個のＮｃｈトランジスタ１５
および８個のＰｃｈプリチャージトランジスタ１６によ
り構成され九シフト回路１２ａ、及びシフト回路１２１
の出力信号Ｄ Ｏ−Ｄ ７をラッチするう、子回路１４
とから構成される。
次に、この回路の動作を５ピツトのローテートを行なう
場合について説明する。次の第１表は第３図の動作を表
わす真理値表である。まず５ビ。
場合について説明する。次の第１表は第３図の動作を表
わす真理値表である。まず５ビ。
第１表
ドローテートの場合、シフト命令信号ＭＯ、Ｍｌ。
Ｍ２はそれぞれ第１表の真理値表から分かる様にｒｌ、
Ｏ，ＯＪとなる。そしてＭＯ〜Ｍ２はデコード回路１０
ａでデコードされ、シフト制御信号５ｏ−８７のうちＳ
５のみが１１“でアクティブとなる。７フト制御信号Ｓ
５がアクティブになると、シフト回路１２ａを構成して
いる８×８個のＮｃｈ ）ランジスタのうちＴｓｏ−Ｔ
５７のみがオンする。すると入力信号１Ｑ−ｉ７データ
はそれぞれトランジスタＴ５０〜Ｔ５７を通り、シフト
回路１２ａの出力信号ＤＯ〜Ｄ７上にｉ３．ｉ４゜ｉ５
．ｉ６．ｉ７．ｉｏ、ｉｌ、ｉ２の順番に出力し、ラッ
チ回路１４にラッチされ、出力信号０５〜０７上に菫３
．ｉ４．ｉ６．ｉ７．ｉｏ、ｉｌ、１２の順番で出力し
、５ビ、トのローテートが完了する。
Ｏ，ＯＪとなる。そしてＭＯ〜Ｍ２はデコード回路１０
ａでデコードされ、シフト制御信号５ｏ−８７のうちＳ
５のみが１１“でアクティブとなる。７フト制御信号Ｓ
５がアクティブになると、シフト回路１２ａを構成して
いる８×８個のＮｃｈ ）ランジスタのうちＴｓｏ−Ｔ
５７のみがオンする。すると入力信号１Ｑ−ｉ７データ
はそれぞれトランジスタＴ５０〜Ｔ５７を通り、シフト
回路１２ａの出力信号ＤＯ〜Ｄ７上にｉ３．ｉ４゜ｉ５
．ｉ６．ｉ７．ｉｏ、ｉｌ、ｉ２の順番に出力し、ラッ
チ回路１４にラッチされ、出力信号０５〜０７上に菫３
．ｉ４．ｉ６．ｉ７．ｉｏ、ｉｌ、１２の順番で出力し
、５ビ、トのローテートが完了する。
このように従来のｎビットのバレルシフタは、０−ｔｌ
−１ビ、トの範囲のシフトなら、任意ビ。
−１ビ、トの範囲のシフトなら、任意ビ。
ト数のシフトを１回の動作ででさる様にシフト回路がｎ
×ｎ個のトランジスタにより構成されていた。
×ｎ個のトランジスタにより構成されていた。
上述した従来のｎビットのバレルシフタ回路は、ｎ×ｎ
個のトランジスタとｎ本のシフト制御信号が必要であり
、半導体集積回路上のチップ上に占める面積が大きくな
るという欠点があった。またシフト制御信号はｎ個のト
ランジスタのゲート信号となり、シフト回路の入出力信
号もｎ個のトランジスタに接続するため、負荷容量が大
きく高速動作が困難であるという欠点があった。
個のトランジスタとｎ本のシフト制御信号が必要であり
、半導体集積回路上のチップ上に占める面積が大きくな
るという欠点があった。またシフト制御信号はｎ個のト
ランジスタのゲート信号となり、シフト回路の入出力信
号もｎ個のトランジスタに接続するため、負荷容量が大
きく高速動作が困難であるという欠点があった。
本発明の目的は、これらの欠点を除き、半導体集積回路
との占有面積を少くすると共に、高速動作も可能とした
バレルシフタを提供することにある。
との占有面積を少くすると共に、高速動作も可能とした
バレルシフタを提供することにある。
本発明のバレルシフタ回路の構成は、シフト命令信号の
一部を除いた信号をデコードしシフト制御信号を出力す
る第１のデコード回路と、前記シフト命令信号の一部を
デコードしてセレクト制御信号を出力する第２のデコー
ド回路と、入力されたｎビ、トのデータを前記シフト制
御信号に従ってシフトするシフト回路と、このシフト回
路の各出力を入力とした１ビットにつきｍ本の入力を前
記セレクト制御信号に従って１本の出力を選択するセレ
クト回路と、このセレクト回路からの各シフトデータを
ラッチして出力信号とするラッチ回路とを、半導体集積
回路上に形成し、前記シフト回路をｎｘｎ／ｍ個のトラ
ンジスタで構成したことを特徴とする。
一部を除いた信号をデコードしシフト制御信号を出力す
る第１のデコード回路と、前記シフト命令信号の一部を
デコードしてセレクト制御信号を出力する第２のデコー
ド回路と、入力されたｎビ、トのデータを前記シフト制
御信号に従ってシフトするシフト回路と、このシフト回
路の各出力を入力とした１ビットにつきｍ本の入力を前
記セレクト制御信号に従って１本の出力を選択するセレ
クト回路と、このセレクト回路からの各シフトデータを
ラッチして出力信号とするラッチ回路とを、半導体集積
回路上に形成し、前記シフト回路をｎｘｎ／ｍ個のトラ
ンジスタで構成したことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
この構成は、シフト命令信号ｌをデコードし、シフト制
御信号３を作るＸ用デコード回路１０およびシフト命令
信号２をデコードしセレクト信号４を作るＹ用デコード
回路１１と、データ５を入力しシフト制御信号３に従い
入力データ５をシフトするシフト回路１２と、このシフ
ト回路１２の出力６を入力しセレクト制御信号に従いセ
レクトするセレクト回路１３と、このセレクト回路１３
の出カフを入力しデータをラッチするラッチ回路１４と
から構成される。
御信号３を作るＸ用デコード回路１０およびシフト命令
信号２をデコードしセレクト信号４を作るＹ用デコード
回路１１と、データ５を入力しシフト制御信号３に従い
入力データ５をシフトするシフト回路１２と、このシフ
ト回路１２の出力６を入力しセレクト制御信号に従いセ
レクトするセレクト回路１３と、このセレクト回路１３
の出カフを入力しデータをラッチするラッチ回路１４と
から構成される。
次に、その動作を説明する。
まず、シフト命令信号ｌが、Ｘデコード回路ｌＯに入り
シフト制御信号３の値がきまる。これと同時に、シフト
命令信号２が、デコード回路１１に入りセレクト制御信
号４の値がきまる。次に、シフト回路１２において、シ
フト制御信号３によって選ばれ九シフト量だけ、入力デ
ータ５は、シフトされセレクト回路１３に出力される。
シフト制御信号３の値がきまる。これと同時に、シフト
命令信号２が、デコード回路１１に入りセレクト制御信
号４の値がきまる。次に、シフト回路１２において、シ
フト制御信号３によって選ばれ九シフト量だけ、入力デ
ータ５は、シフトされセレクト回路１３に出力される。
このセレクト回路１３においてセレクト制御信号４によ
って選ばれたデータをラッチ回路１４に出力する事によ
り、命令信号１．２で与えられたシフト量だけのシフト
を行なうことができ、セレクト回路１３の出カフをう、
子回路１４でラッチする事により、その動作は完了する
。
って選ばれたデータをラッチ回路１４に出力する事によ
り、命令信号１．２で与えられたシフト量だけのシフト
を行なうことができ、セレクト回路１３の出カフをう、
子回路１４でラッチする事により、その動作は完了する
。
第２図は第１図の具体的な回路図であり、第２表は、第
２図の動作を表わす真理値表である。
２図の動作を表わす真理値表である。
第２図は、８ビ、トの入力を、最大７ビットまでローテ
ート可能なダイナミッタ方式のバレルシフタ回路であシ
、５ビットのローテートを行なう場合について説明する
。
ート可能なダイナミッタ方式のバレルシフタ回路であシ
、５ビットのローテートを行なう場合について説明する
。
まず、シフト命令信号Ｍｏ 、Ｍｌ 、Ｍ２はそれぞれ
第２表の真理値表から分かる様にｒｘ、ｏ。
第２表の真理値表から分かる様にｒｘ、ｏ。
工」となる。そしてＭｌ、Ｍ２はデコード回路１０でデ
コードされ、シフト制御信号５ｏ−８３のうちの８２の
みが「１」でアクティブとなる。シフ第２表 ト制御信号Ｓ２がアクティブとなるとシフト回路１２を
構成している８×４個のＮｃｈ ）ランシフタのうちＴ
２０〜Ｔ２７のみオンとなる。すると入力信号１０〜１
７のデータは、それぞれトランスファーＴ２０〜Ｔ２７
を通りシフト回路１２の出力信号Ａ Ｏ−Ａ ７上でｉ
４．ｉ５．ｉ６．ｉ７゜ｉｏ、ｉｌ、ｉ２．ｉ３の順番
に出力し、セレクト回路１３の入力となる。この時、セ
レクト制御信号ＭＯは、すてにｒｌＪであり、セレクト
回路１３のトランスピックョンゲートＴ１の方が全ビッ
トオンとなる事により、シフト回路１２の出力信号入Ｏ
−人７に伝わった人力信号１Ｑ−ｉ７のデータを選択し
、セレクト回路１３の出力信号ＢＯ〜Ｂ７上に入力デー
タ１０〜１７は、ｉ３．ｉ４、ｉ５．ｉ６．ｉ７．ｉｏ
、ｉｌ、ｉ２の順番で出力され、ラッチ回路１４にラッ
チされ、５ビ、トのローテートが完了する。
コードされ、シフト制御信号５ｏ−８３のうちの８２の
みが「１」でアクティブとなる。シフ第２表 ト制御信号Ｓ２がアクティブとなるとシフト回路１２を
構成している８×４個のＮｃｈ ）ランシフタのうちＴ
２０〜Ｔ２７のみオンとなる。すると入力信号１０〜１
７のデータは、それぞれトランスファーＴ２０〜Ｔ２７
を通りシフト回路１２の出力信号Ａ Ｏ−Ａ ７上でｉ
４．ｉ５．ｉ６．ｉ７゜ｉｏ、ｉｌ、ｉ２．ｉ３の順番
に出力し、セレクト回路１３の入力となる。この時、セ
レクト制御信号ＭＯは、すてにｒｌＪであり、セレクト
回路１３のトランスピックョンゲートＴ１の方が全ビッ
トオンとなる事により、シフト回路１２の出力信号入Ｏ
−人７に伝わった人力信号１Ｑ−ｉ７のデータを選択し
、セレクト回路１３の出力信号ＢＯ〜Ｂ７上に入力デー
タ１０〜１７は、ｉ３．ｉ４、ｉ５．ｉ６．ｉ７．ｉｏ
、ｉｌ、ｉ２の順番で出力され、ラッチ回路１４にラッ
チされ、５ビ、トのローテートが完了する。
このように第３図に示した従来のバレルシフタ回路では
、８ Ｘ ８＝６４個のＮｃｈ トランジスタで構成さ
れていたシフト回路１２ａが、第２図で示した本実施例
のバレルシフタ回路では、シフト回路１２の出力部に２
人力ｌ出力のセレクト回路１３を設ける事により、シフ
ト回路１２のトランジスタの数を８Ｘ８／２＝３２個と
半分にする事ができ、またシフト制御信号の数も半分に
減らす事ができるため、バレルシフタ回路全体の面積を
半減させる事ができる。さらに、シフト回路のトランジ
スタの数が半分になった事によシ、制御信号及びシフト
回路の入出力信号の負荷容量をほぼ半分に減らす事がで
き、動作スピードが速くなるという効果がある。
、８ Ｘ ８＝６４個のＮｃｈ トランジスタで構成さ
れていたシフト回路１２ａが、第２図で示した本実施例
のバレルシフタ回路では、シフト回路１２の出力部に２
人力ｌ出力のセレクト回路１３を設ける事により、シフ
ト回路１２のトランジスタの数を８Ｘ８／２＝３２個と
半分にする事ができ、またシフト制御信号の数も半分に
減らす事ができるため、バレルシフタ回路全体の面積を
半減させる事ができる。さらに、シフト回路のトランジ
スタの数が半分になった事によシ、制御信号及びシフト
回路の入出力信号の負荷容量をほぼ半分に減らす事がで
き、動作スピードが速くなるという効果がある。
ここでは、８ビットのバレルシフタ回路で２人力ｌ出力
のセレクト回路を用いた例をあげて説明したが、ビット
数が多いほど、これらの効果は大きい。つまりｎビット
のバレルシフタ回路において、シフト回路とそのシフト
回路の出力を入力とするう、子回路の間に、ｍ入力（２
≦ｍ＜ｎ）１出力のセレクト回路を付加することにより
、シフト回路のトランジスタの数をｎ Ｘ ｎ ／ ｍ
Ｉ′Ｉ！とすることが出来、かつシフト制御信号の数
も、ｎ ／ ｍ本とすることができる。また、フット命
令をシフト回路用と、セレクト回路用に分けることによ
り、デコード回路も簡単に構成できるようになる。
のセレクト回路を用いた例をあげて説明したが、ビット
数が多いほど、これらの効果は大きい。つまりｎビット
のバレルシフタ回路において、シフト回路とそのシフト
回路の出力を入力とするう、子回路の間に、ｍ入力（２
≦ｍ＜ｎ）１出力のセレクト回路を付加することにより
、シフト回路のトランジスタの数をｎ Ｘ ｎ ／ ｍ
Ｉ′Ｉ！とすることが出来、かつシフト制御信号の数
も、ｎ ／ ｍ本とすることができる。また、フット命
令をシフト回路用と、セレクト回路用に分けることによ
り、デコード回路も簡単に構成できるようになる。
以上説明したように本発明は、セレクト回路を挿入する
ことにより、シフト回路・トランジスタ数を半減させる
ことができ、そのため制御信号およびシフト回路の入出
力信号の負荷容量をほぼ半減できるので、回路の動作速
度を上げることができる効果がある。
ことにより、シフト回路・トランジスタ数を半減させる
ことができ、そのため制御信号およびシフト回路の入出
力信号の負荷容量をほぼ半減できるので、回路の動作速
度を上げることができる効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の具体例を示す回路図、第３図は従来のバレルシ
フタ回路の一例を示す回路図である。 １ 、２ 、ＭＯ−Ｍ２”−−−７７）命令信号、３゜
ＳＯ〜Ｓ７・−・−・・シフト制御信号、４・−・−セ
レクト制御信号、ｓ、ｉｏ〜１７・・−・−バレルフッ
タ入力信号、６．ＡＯ〜入７−・・・−シフト回路出力
信号、７、ＢＯ−Ｂ７・−・・−・セレクト回路出力信
号、８゜００〜０７・・−・−・バレルフッタ出力信号
、φ１．φｌ、φ２−−−−−−クロック、１０，１０
ａ、１１−−−−−デコード回路、１２，１２ａ・・・
・・・γフト回路、１３・・・−′セレクト回路、１４
・・・・・・ラッチ回路、１５゜Ｔ２Ｏ−Ｔ２７ 、’
ｒｓｏ 〜Ｔ５７＝”−Ｎｃｈ ）ランスファー １６
・・・・・−Ｐｃｈプリチャージ回路、１７−−−・・
インバータ、’［’ｌ、Ｔ２・・−・トランスファーゲ
ート。 代理人 弁理士 内 原 晋 第１図
第１図の具体例を示す回路図、第３図は従来のバレルシ
フタ回路の一例を示す回路図である。 １ 、２ 、ＭＯ−Ｍ２”−−−７７）命令信号、３゜
ＳＯ〜Ｓ７・−・−・・シフト制御信号、４・−・−セ
レクト制御信号、ｓ、ｉｏ〜１７・・−・−バレルフッ
タ入力信号、６．ＡＯ〜入７−・・・−シフト回路出力
信号、７、ＢＯ−Ｂ７・−・・−・セレクト回路出力信
号、８゜００〜０７・・−・−・バレルフッタ出力信号
、φ１．φｌ、φ２−−−−−−クロック、１０，１０
ａ、１１−−−−−デコード回路、１２，１２ａ・・・
・・・γフト回路、１３・・・−′セレクト回路、１４
・・・・・・ラッチ回路、１５゜Ｔ２Ｏ−Ｔ２７ 、’
ｒｓｏ 〜Ｔ５７＝”−Ｎｃｈ ）ランスファー １６
・・・・・−Ｐｃｈプリチャージ回路、１７−−−・・
インバータ、’［’ｌ、Ｔ２・・−・トランスファーゲ
ート。 代理人 弁理士 内 原 晋 第１図
Claims (1)
- シフト命令信号の一部を除いた信号をデコードしシフト
制御信号を出力する第１のデコード回路と、前記シフト
命令信号の一部をデコードしてセレクト制御信号を出力
する第２のデコード回路と、入力されたｎビットのデー
タを前記シフト制御信号に従ってシフトするシフト回路
と、このシフト回路の各出力を入力とした１ビットにつ
きｍ本の入力を前記セレクト制御信号に従って１本の出
力を選択するセレクト回路と、このセレクト回路からの
各シフトデータをラッチして出力信号とするラッチ回路
とを、半導体集積回路上に形成し、前記シフト回路をｎ
×ｎ／ｍ個のトランジスタで構成したことを特徴とする
バレルシフタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229264A JP2556613B2 (ja) | 1990-08-30 | 1990-08-30 | バレルシフタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229264A JP2556613B2 (ja) | 1990-08-30 | 1990-08-30 | バレルシフタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04111016A true JPH04111016A (ja) | 1992-04-13 |
| JP2556613B2 JP2556613B2 (ja) | 1996-11-20 |
Family
ID=16889392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2229264A Expired - Lifetime JP2556613B2 (ja) | 1990-08-30 | 1990-08-30 | バレルシフタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2556613B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63163527A (ja) * | 1986-12-25 | 1988-07-07 | Nec Corp | デ−タ詰め込み回路 |
| JPH0391829A (ja) * | 1989-09-04 | 1991-04-17 | Matsushita Electric Ind Co Ltd | ビットデータ転送回路 |
-
1990
- 1990-08-30 JP JP2229264A patent/JP2556613B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63163527A (ja) * | 1986-12-25 | 1988-07-07 | Nec Corp | デ−タ詰め込み回路 |
| JPH0391829A (ja) * | 1989-09-04 | 1991-04-17 | Matsushita Electric Ind Co Ltd | ビットデータ転送回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2556613B2 (ja) | 1996-11-20 |
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