JPS63163527A - デ−タ詰め込み回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理回路、特に半導体集積回路に用いるデータ
詰め込み回路に関する。

〔従来の技術〕

従来、入力データとそのサイズから与えられたとき、そ
のデータをあるビット長ごとにまとめて出力する回路（
以下データ詰め込み回路と記す。）を実現する場合、ｎ
ビット（ｎは正の整数）のデータ入力に対して２Ｘｎビ
ツトまで選択的にローテートシフトして出力する回路を
用いて設計するのが一般的であった。

以下従来例について図面を参照して説明する。

第３図は、従来の１６ビツト出力のデータ詰め込み回路
の実施例を示すブロック図である。

本従来例は１６ビツト入力データバス２０と入力１６ビ
ツトで３２ビツトまでシフトローテート可能なバレルロ
ーテートシフタ２１と、指定されたビットが下位１６ビ
ツトのうちのいずれか１ビツトであるとき、その指定さ
れたビット以上、上位１６ビツトのＭＳＢまでのデータ
を選択的にラッチし、指定されたビットが上位１６ビツ
トのうちいずれか１ビツトであるときそのビット以上と
、下位１６ビツトのＭＳＢまでのデータを選択的にラッ
チする第１のラッチ回路２２と、上位１６ビツトか下位
１６ビツトを選択して出力する選択回路２３と、５ビツ
トのデータサイズ値（１〜１６コを示す。）と過去のデ
ータサイズの和を演算する加算回路２６と、システムク
ロックΦ１及びΦ２でラッチされる第２及び第３のラッ
チ回路２７．２８と、過去のデータサイズの和からラッ
チすべきビットの最下位を示すためのデコーダ回路２９
とから構成される。

以下動作について説明する。データサイズと第３のラッ
チ２８の出力すなわち過去のデータサイズの和を加算回
路２６に入力する。信号線３１へ出力されるこの過去の
データサイズの和（以下ベース値と記す）だけシフトロ
ーテートするように３２ビツト出力バレルローテートシ
フタ２１を制御する。ベース値が１５以下のときベース
値をデコードした結果示されたビット以上上位１６ビツ
トのＭＳＢまでのビットを選択的に第１のラッチ回路２
２に入力する。選択回路２３にて出力には下位１６ビツ
トを出力する。一方ベース値が１６以上のときベース値
をデコードした結果示されたビット以上と下位１６ビツ
トのＭＳＢまでのビットを選択的に第１のラッチ回路２
２に入力する。

選択回路２３にて出力には上位１６ビツトを出力する。

このようにして１６ビツト出力のデータ詰め込み回路を
実現している。

〔発明が解決しようとする問題点〕

上述した従来のｎビットのデータ入力に対して２Ｘｎビ
ツトまで選択的にローテートシフトして出力する回路を
用いる方法で２Ｘｎビツトのロムテート９７ト回路の素
子面積が大きいという欠点がある。

上、述した従来のｎビットのデータ入力に対して２Ｘｎ
ビツトまで選択的にローテートシフトして出力する回路
を用いる方法に対して、本発明はｎビットまでを選択的
にシフトして出力する回路と、この出力を１ビットシフ
トするか否かを選択する回路をそれぞれ２個用いて構成
することにより回路の素子面積が小さくなるという独創
的内容を有する。

〔問題点を解決するための手段〕

本発明のデータ詰め込み回路は、過去のデータサイズの
和を示すベース値に従って入力されたデータビットを選
択的にシフトして出力する回路と、その出力を１ビット
シフトするか否かを選択する回路を、それぞれ２個有し
ている。

〔実施例１〕 次に、本発明について図面を参照して説明する。

第１図は、本発明の第１の実施例を示すブロック図であ
る。本実施例は入力データバス１より１６ビツトのデー
タ入力を選択的にシフトして出力する第１及び第２のバ
レルシフタ２．３と、第１及び第２の１ビツトＬＳＢ側
ヘシフトするか否かを選択して出力する回路４．５と、
指定されたビットが下位１６ビツトであるとき、そのビ
ット以上上位１６ビツトのＭＳＢまでのデータを選択的
にラッチし、指定されたビットが上位１６ビツトである
とき、そのビット以上と下位１６ビツトのＭＳＢまでの
データを選択的にラッチする第１のラッチ回路６と、上
位１６ビツトが下位１６ビツトを選択して出力データバ
ス８へ出力する選択回路７と、データサイズ入力バス９
からの５ビツトのデータサイズ値（１〜１６コを表わす
。）と過去のデータサイズの和を加算し、出力１６へ出
力する加算回路１０と、システムクロックΦ１及びΦ２
でラッチされる第２及び第３のラッチ回路１１．１２と
、過去のデータサイズの和からラッチすべきビットの最
下位を示すためにデコーダ出力１４へ出力するデコーダ
回路１３とから構成される。

以下動作について説明する。信号線１５に出力される過
去のデータサイズの和（以下ベース値と記す）が１５以
下のとき、第２の１６ビツトバレルシフタ３はＭＳＢ側
へベース値だけシフトする。第１の１６ビツトバレルシ
フタ３はベース値を示すビットをすべて反転させて下位
４ビツトをとった値、（例えば９　（１００１ａ　）な
らば６（０１１０Ｂ））だけＬＳＢ側にシフトする。こ
のとき第１の１６ビツトバレルシフタ２の出力のみＬＳ
Ｂ側へ１ビットシフトし、第２の１６ビツトバレルシフ
タ３の出力はそのまま出力する。ベース値をデコードし
た結果水されたビット以上、上位１６ビツトのＭＳＢま
でのデータを第１のラッチ回路６に入力する。（実際は
ベース値をデコードした結果水されたビットから以上現
在のデータのサイズ分のみラッチすればよいが、不必要
に回路が複雑になる。）選択回路８にて出力には下位１
６ビツトを出力する６一方ベース値が１６以上のとき第
１の１６ビツトバレルシフタ２はＭ　Ｓ　Ｂ　ＩＩ！ｌ
へ、ベース値を示すビットの下位４ビツトで示される値
（例えば１８　（１００ＩＯＢ　＞ならば２　（ＯＯＩ
ＯＢ　））だけシフトする。第２の１６ビツトバレルシ
フタ３はベース値を示すビットをすべて反転させて下位
４ビツトをとった値（例えば１８　（１００１０ｍ　）
ならば１３（ＩＩＯＩＢ）ｌだけＬＳＢ側ヘシフトする
。このとき第２の１６ビツトバレルシフタ３の出力のみ
ＬＳＢ側へ１ビットシフトし、第１の１６ビツトバレル
シフタ２の出力は、そのまま出力する。

ベース値をデコードした結果水されたビット以上　−の
ビットと、下位１６ビツトのデータを選択的にラッチ回
路６に入力する。選択回路７にて、出力には上位１６ビ
ツトを出力する。

このようにして本発明のデータ詰め込み回路を用いれば
、比較的小さなパートウェア構成で、データの詰め込み
動作を実現することができる。

〔実施例２〕 第２図は本発明の第２の実施例のブロック図である。本
実施例では前記実施例１で示したベース値からラッチす
べきビットの最小ビットを示すデコーダのかわりにアド
レス５ビツト、出力３２ビツトのＲＯＭ１７を用いてラ
ッチすべきビットをそのまま出力するよう構成した。本
実施例の場合実施例１のデコーダを用いる方式と比較し
て、ＲＯＭ１７の素子面積は大きくなるが、高速にラッ
チすべきビートを第１のラッチ回路に与えることができ
るという利点がある。

〔発明の効果〕

以上説明したように本発明のデータ詰め込み回路は、入
力されたデータビットを選択的にシフトして出力する回
路と、その出力を１ビットシフトするか否かを選択する
回路を、それぞれ２個、用いるという比較的単純なハー
ドウェアで構成できる。従来の例で必要であった、入力
される最大データビット長の２倍のローテートシフトが
可能な回路を使用する必要がなく、比較的小さなハード
ウェアで構成することができるという効果がある。

【図面の簡単な説明】 第１図は、本発明の実施例１を示すブロック図、第２図
は、本発明の実施例２を示すブロック図、第３図は従来
のｎビット人力データを２Ｘｎビットシフトローテート
可能なシフト回路を用いてｎビットごとにまとめて出力
する場合の例を示すブロック図。 図において、２．３はバレルシフタ、４．５は１ビット
シフタ、６，１１．１２はラッチ回路、７は選択回路、
１０は加算回路、１３はデコード回路、１７はＲＯＭ。

Claims (1)

【特許請求の範囲】
1. 入力されたデータとそのサイズが与えられたとき、前記
   入力されたデータをあるビット長ごとにまとめて出力す
   るデータ詰め込み回路において、入力されたデータビッ
   トを選択的にシフトして出力する第１および第２のバレ
   ルシフタと、前記第１、第２のバレルシフタの出力をそ
   れぞれ選択して１ビットシフトする第１および第２の１
   ビットシフタとを含み、過去のデータサイズの和を示す
   ベース値に従つて前記第１、第２のバレルシフタをそれ
   ぞれ逆方向にシフトするとともに前記第１、第２の１ビ
   ットシフタのシフト選択をするように構成したことを特
   徴とするデータ詰め込み回路。