JPS59123073A - 演算回路装置 - Google Patents
演算回路装置Info
- Publication number
- JPS59123073A JPS59123073A JP57232747A JP23274782A JPS59123073A JP S59123073 A JPS59123073 A JP S59123073A JP 57232747 A JP57232747 A JP 57232747A JP 23274782 A JP23274782 A JP 23274782A JP S59123073 A JPS59123073 A JP S59123073A
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- JP
- Japan
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- full adder
- bit
- output
- signal
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- 230000003111 delayed effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 206010047571 Visual impairment Diseases 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/14—Arrangements for performing computing operations, e.g. operational amplifiers for addition or subtraction
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- General Physics & Mathematics (AREA)
- Picture Signal Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ビデオ信号を１フイールドまたは１フレーム
遅延させ、遅延ビデオ信号と入力ビデオ信号とを一定比
率で加算し、この加算出力を上記遅延回路の入力信号と
する動作を繰り返し行わしめ積分効果によって、静止部
分のランダム雑音成分の軽減および動作部分の残像の軽
減をはかるようにしたビデオ信号処理装置に使用できる
演算回路装置に関する、 従来例の構成とその問題点 ビデオ信号を、たとえば１フイールド遅延させ、この遅
延信号と入力ビデオ信号とをたとえば３：１の一定比率
で加算し、この加算出力を上記遅延回路の入力信号とす
る動作を繰り返し行わしめることにより、静止部分のラ
ンダム雑音成分を軽減せしめるとともに動作部分の残像
も軽減するようにしたビデオ信号処理装置が考えられて
いる。この場合、従来には、アナログ遅延回路およびア
ナログ演算回路が用いられていた。ところが、アナログ
遅延回路は１Ｈ期間（６３μｓｅｃ ）程度の遅延が
限度であり、また位相のずれを完全に補償することが困
難なものであった。
遅延させ、遅延ビデオ信号と入力ビデオ信号とを一定比
率で加算し、この加算出力を上記遅延回路の入力信号と
する動作を繰り返し行わしめ積分効果によって、静止部
分のランダム雑音成分の軽減および動作部分の残像の軽
減をはかるようにしたビデオ信号処理装置に使用できる
演算回路装置に関する、 従来例の構成とその問題点 ビデオ信号を、たとえば１フイールド遅延させ、この遅
延信号と入力ビデオ信号とをたとえば３：１の一定比率
で加算し、この加算出力を上記遅延回路の入力信号とす
る動作を繰り返し行わしめることにより、静止部分のラ
ンダム雑音成分を軽減せしめるとともに動作部分の残像
も軽減するようにしたビデオ信号処理装置が考えられて
いる。この場合、従来には、アナログ遅延回路およびア
ナログ演算回路が用いられていた。ところが、アナログ
遅延回路は１Ｈ期間（６３μｓｅｃ ）程度の遅延が
限度であり、また位相のずれを完全に補償することが困
難なものであった。
そこで、ビデオ信号をアナログ−ディジタル変換（Ａ／
Ｄ変換）して、これをディジタル処理する手段か考えら
れ、このようにすれば、１フレームあるいは１フイール
ドの遅延は容易に得られ、また演算も処理時間を配慮す
れば位相ずれのおそれもなくなり良好な結果が得られる
ものである。
Ｄ変換）して、これをディジタル処理する手段か考えら
れ、このようにすれば、１フレームあるいは１フイール
ドの遅延は容易に得られ、また演算も処理時間を配慮す
れば位相ずれのおそれもなくなり良好な結果が得られる
ものである。
しかし、これらの演算には時間がかかり、１フレーム”
土だは１フイールドメモリの１アドレス期間内にデータ
を読み出し、演算をしてさらに書き込む必要があるが、
処理速度が遅いため技術的には実用化困難なものであっ
た０ 発明の目的 本発明は、このような雑音低減を図る信号処理回路等に
適し信号を３：１の割合で加え合わせることができ、か
つ処理速度の速い演算回路装置をイ（Ｉることを目的と
する。
土だは１フイールドメモリの１アドレス期間内にデータ
を読み出し、演算をしてさらに書き込む必要があるが、
処理速度が遅いため技術的には実用化困難なものであっ
た０ 発明の目的 本発明は、このような雑音低減を図る信号処理回路等に
適し信号を３：１の割合で加え合わせることができ、か
つ処理速度の速い演算回路装置をイ（Ｉることを目的と
する。
発明の構成
本発明においては、第１．第２の全加算器を設け、第１
の全加算器の第１．第２の入力端子群シて同一人力信号
をそれぞれＬＳＢ側に２ビツトづつと１ビツトづつずら
せて加え、それぞれ空いたＭＳＢ側のビットの入力を零
とするととも（（、第１の全加算器の出力を第２の全加
算器の第１の入力端子群に加え、第２の全加算器の第２
の入力端子群に他の入力信号をＬＳＢ側に２ビツトずら
せて加え、空いたＭＳＢ側のビットの入力を零として処
理速度の向上をはかったものである。
の全加算器の第１．第２の入力端子群シて同一人力信号
をそれぞれＬＳＢ側に２ビツトづつと１ビツトづつずら
せて加え、それぞれ空いたＭＳＢ側のビットの入力を零
とするととも（（、第１の全加算器の出力を第２の全加
算器の第１の入力端子群に加え、第２の全加算器の第２
の入力端子群に他の入力信号をＬＳＢ側に２ビツトずら
せて加え、空いたＭＳＢ側のビットの入力を零として処
理速度の向上をはかったものである。
実施例の説明
以下本発明の一実施例の演算処理回路について第１図、
第２図を用いて説明する。第１図は本装置を用いるビデ
オ雑音低減回路の基本構成を示すもので、図中、入力端
子１に加わる入力ビデオ信号はアナログ−ディジタル変
換器（以下、Ａ／Ｄ変換器と称する）２でアナログ−デ
ィジタル変換されて演算回路３に入力され、１フイール
ドまたは１フレームメモリ４の出力である遅延ビデオ信
号とこの演算回路３で演算され、演算された結果である
ディジタル出力信号６が上記メモリ４の同一番地に再び
書込まれる。まだこのザイクルと同時に演算回路３の出
力信号６はディジタル−アナログ変換器（以下、Ｄ／Ａ
変換器と称する）７によりアナログ信号に変換されて出
力端子８にアナログの出力ビデオ信号が出力される０ 上記のような構成において、Ａ／Ｄ変換器２のディジタ
ル出力信号を８１、メモリ４のディジタル出力信号を８
２、演算回路３のディジタル出力信号を＆とすると、雑
音−を低減しかつ動きの不自然さをなくすためには、Ｓ
ｌと８２とを一定比率でカロ算して結果が７１“になる
ように構成すれば、出力信号シはフィールド毎にウェイ
ト付けされて積分された信月となる。すなわち、 Ｓｏ ＝ −Ｓ＋ ＋−８２ Ｍ Ｎ のように構成すればよい。
第２図を用いて説明する。第１図は本装置を用いるビデ
オ雑音低減回路の基本構成を示すもので、図中、入力端
子１に加わる入力ビデオ信号はアナログ−ディジタル変
換器（以下、Ａ／Ｄ変換器と称する）２でアナログ−デ
ィジタル変換されて演算回路３に入力され、１フイール
ドまたは１フレームメモリ４の出力である遅延ビデオ信
号とこの演算回路３で演算され、演算された結果である
ディジタル出力信号６が上記メモリ４の同一番地に再び
書込まれる。まだこのザイクルと同時に演算回路３の出
力信号６はディジタル−アナログ変換器（以下、Ｄ／Ａ
変換器と称する）７によりアナログ信号に変換されて出
力端子８にアナログの出力ビデオ信号が出力される０ 上記のような構成において、Ａ／Ｄ変換器２のディジタ
ル出力信号を８１、メモリ４のディジタル出力信号を８
２、演算回路３のディジタル出力信号を＆とすると、雑
音−を低減しかつ動きの不自然さをなくすためには、Ｓ
ｌと８２とを一定比率でカロ算して結果が７１“になる
ように構成すれば、出力信号シはフィールド毎にウェイ
ト付けされて積分された信月となる。すなわち、 Ｓｏ ＝ −Ｓ＋ ＋−８２ Ｍ Ｎ のように構成すればよい。
このような目的で使用するときはＭ、Ｈの値を変える必
要はなく、Ｓ／Ｎ改善効果と動作像の速さにより固定し
うるものである。いま、ＮをＮ−９９ＭをＭ＝＝４とす
ると、このときは第２図に示すように全加算器１０．１
１を２組用いる。そして第１の全加算器１ｏの「入力１
］に、Ａ／Ｉ）変換器２の出力信号Ｓ１をＬＳＢ側に２
ビツトづつずらせて入力し、「入力１」のＭＳＢ端子お
よびその下位の入力端子を入力“０″とする。まだ第１
の全加算器１ｏの「入力２」においては、ＬＳＢ側に１
ビツトづつずらせて同じ（Ａ／Ｄ変換器２の出力信号Ｓ
１を「入力２」に入力し、ＭＳＢ入力を”ｏ“とする。
要はなく、Ｓ／Ｎ改善効果と動作像の速さにより固定し
うるものである。いま、ＮをＮ−９９ＭをＭ＝＝４とす
ると、このときは第２図に示すように全加算器１０．１
１を２組用いる。そして第１の全加算器１ｏの「入力１
］に、Ａ／Ｉ）変換器２の出力信号Ｓ１をＬＳＢ側に２
ビツトづつずらせて入力し、「入力１」のＭＳＢ端子お
よびその下位の入力端子を入力“０″とする。まだ第１
の全加算器１ｏの「入力２」においては、ＬＳＢ側に１
ビツトづつずらせて同じ（Ａ／Ｄ変換器２の出力信号Ｓ
１を「入力２」に入力し、ＭＳＢ入力を”ｏ“とする。
第１の全加算器１ｏの出力を第２の全加算器１１の「入
力１」に加える。そして、全加算器１１の「入力２」に
はメモリ４の出力信号Ｓ２をＬＳＢ側に２ビツトづつず
らして加え、１人力２」のＭＳＢ側の２ビツトを”ｏ“
とする。
力１」に加える。そして、全加算器１１の「入力２」に
はメモリ４の出力信号Ｓ２をＬＳＢ側に２ビツトづつず
らして加え、１人力２」のＭＳＢ側の２ビツトを”ｏ“
とする。
このようにすると、第２の全加算器１１の出力ＳＯはほ
ぼ となり、３と＄２を３：１の割合で加え合わせることが
できるＯさらに、Ａ／Ｉ）変換器２の出力Ｓ１の下位２
ビツトのＡＮＤ出力を第１の全加算器１０のキャリー人
力に加え、また第２の全加算器１１に加えるメモリ４の
出力Ｓ２の下位２ビツトのＡＮＤ出力を全加算器１１の
キャリー人力に加えることにより、より正確な結果が得
られる。
ぼ となり、３と＄２を３：１の割合で加え合わせることが
できるＯさらに、Ａ／Ｉ）変換器２の出力Ｓ１の下位２
ビツトのＡＮＤ出力を第１の全加算器１０のキャリー人
力に加え、また第２の全加算器１１に加えるメモリ４の
出力Ｓ２の下位２ビツトのＡＮＤ出力を全加算器１１の
キャリー人力に加えることにより、より正確な結果が得
られる。
なお、上記実施例においては８ビツト構成のものについ
て説明しだが、これに限定されることなく、他のビット
構成のものについても同様に適用できるものである。
て説明しだが、これに限定されることなく、他のビット
構成のものについても同様に適用できるものである。
発明の効果
以上のように、本発明によれば、２つの入力信号を３＝
１の割合で加え合わせることができ、しかも演算に要す
る時間は全加算器の遅延時間の２倍でよくて、たとえば
フレームメモリに用いれば１アドレス期間内に十分おさ
めることができ、処理速度の速い演算回路装置を得る。
１の割合で加え合わせることができ、しかも演算に要す
る時間は全加算器の遅延時間の２倍でよくて、たとえば
フレームメモリに用いれば１アドレス期間内に十分おさ
めることができ、処理速度の速い演算回路装置を得る。
第１図は本発明の演算回路装置が使用されるビデオ雑音
低減回路のブロック図、第２図は本発明の一実施例にお
ける演算回路装置の回路図であも２・・・・・・Ａ／Ｄ
変換器、３・・・・・・演算回路、４・・・・・・１フ
レーム！！、タハ１フィールドメモリ、了・・・・・・
Ｄ／Ａ変換器、１０・・・・・・第１の全加算器、１１
・・・・・・第２の全加算器。
低減回路のブロック図、第２図は本発明の一実施例にお
ける演算回路装置の回路図であも２・・・・・・Ａ／Ｄ
変換器、３・・・・・・演算回路、４・・・・・・１フ
レーム！！、タハ１フィールドメモリ、了・・・・・・
Ｄ／Ａ変換器、１０・・・・・・第１の全加算器、１１
・・・・・・第２の全加算器。
Claims (1)
- それぞれが第１の入力端子群と第２の入力端子群を備え
だ第１ 、第２の全加算器を設け、第１の全加算器の第
１．第２の入力端子群に同一人力信号をそれぞれＬＳＢ
側に２ビツトづつと１ビツトづつずらせて加え、それぞ
れの空いたＭＳＢ側のビットの入力を零とするとともに
、上記第１の全加算器の出力を第２の全加算器の第１の
入力端子群に加え、この第２の全加算器の第２の入力端
子！バに上記入力信号とは異なる他の入力信号をＬＳＢ
側に２ビツトづつずらせて加え、空いたＭ Ｓ Ｂ ［
１１のビットの入力を零とした演算回路装置０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57232747A JPS59123073A (ja) | 1982-12-28 | 1982-12-28 | 演算回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57232747A JPS59123073A (ja) | 1982-12-28 | 1982-12-28 | 演算回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59123073A true JPS59123073A (ja) | 1984-07-16 |
| JPH0122955B2 JPH0122955B2 (ja) | 1989-04-28 |
Family
ID=16944122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57232747A Granted JPS59123073A (ja) | 1982-12-28 | 1982-12-28 | 演算回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59123073A (ja) |
-
1982
- 1982-12-28 JP JP57232747A patent/JPS59123073A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0122955B2 (ja) | 1989-04-28 |
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