JPH06237474A - 混合回路 - Google Patents
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- JPH06237474A JPH06237474A JP5007119A JP711993A JPH06237474A JP H06237474 A JPH06237474 A JP H06237474A JP 5007119 A JP5007119 A JP 5007119A JP 711993 A JP711993 A JP 711993A JP H06237474 A JPH06237474 A JP H06237474A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/222—Studio circuitry; Studio devices; Studio equipment
- H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
- H04N5/265—Mixing
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- Signal Processing (AREA)
- Color Television Systems (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】
【目的】ＭＵＳＥ用混合回路において、加算器の個数を
削減し、回路規模の縮小をはかる。 【構成】静止画信号入力１から入力した静止画信号
（Ｓ）と動画信号入力２から入力した動画信号（Ｍ）
は、加算器３で加算され後、×１／２（４）により（Ｓ
＋Ｍ）／２にされ、また×１／４（５）により（Ｓ＋
Ｍ）／４にされる。×１／２（４）の出力および×１／
４（５）の出力は、動き信号ＣＩ２〜０によりマルチプ
レクサ６で選択される。静止画信号（Ｓ）および動画信
号（Ｍ）はまた、×１／２（８）、×１／２（７）でそ
れぞれＳ／２、Ｍ／２にされ動き信号ＣＩ２〜０により
マルチプレクサ９で選択される。マルチプレクサ６およ
びマルチプレクサ９の出力は、加算器１０で加算され、
マルチプレクサ１１の入力となる。動き信号ＣＩ２〜０
により、マルチプレクサ１１の出力が決定され出力１２
から出力される。
削減し、回路規模の縮小をはかる。 【構成】静止画信号入力１から入力した静止画信号
（Ｓ）と動画信号入力２から入力した動画信号（Ｍ）
は、加算器３で加算され後、×１／２（４）により（Ｓ
＋Ｍ）／２にされ、また×１／４（５）により（Ｓ＋
Ｍ）／４にされる。×１／２（４）の出力および×１／
４（５）の出力は、動き信号ＣＩ２〜０によりマルチプ
レクサ６で選択される。静止画信号（Ｓ）および動画信
号（Ｍ）はまた、×１／２（８）、×１／２（７）でそ
れぞれＳ／２、Ｍ／２にされ動き信号ＣＩ２〜０により
マルチプレクサ９で選択される。マルチプレクサ６およ
びマルチプレクサ９の出力は、加算器１０で加算され、
マルチプレクサ１１の入力となる。動き信号ＣＩ２〜０
により、マルチプレクサ１１の出力が決定され出力１２
から出力される。
Description
【０００１】
【産業上の利用分野】本発明は、混合回路に関し、特に
色信号処理回路または輝度信号処理回路における静止画
・動画混合回路に関する。
色信号処理回路または輝度信号処理回路における静止画
・動画混合回路に関する。
【０００２】
【従来の技術】従来の色信号処理回路におけるＭＵＳＥ
用混合回路は、図５に示すように、静止画信号入力端子
５１と、右１ビットシフト回路５２と、右２ビットシフ
ト回路５３と、加算器５４と、右１ビットシフト回路５
５と、右２ビットシフト回路５６と、マルチプレクサ５
７と、動画信号入力端子５８と、右１ビットシフト回路
５９と、右２ビットシフト回路６０と、加算器６１と、
右１ビットシフト回路６２と、右２ビットシフト回路６
３と、マルチプレクサ６４と、加算器６５と、出力端子
６６とを有している。
用混合回路は、図５に示すように、静止画信号入力端子
５１と、右１ビットシフト回路５２と、右２ビットシフ
ト回路５３と、加算器５４と、右１ビットシフト回路５
５と、右２ビットシフト回路５６と、マルチプレクサ５
７と、動画信号入力端子５８と、右１ビットシフト回路
５９と、右２ビットシフト回路６０と、加算器６１と、
右１ビットシフト回路６２と、右２ビットシフト回路６
３と、マルチプレクサ６４と、加算器６５と、出力端子
６６とを有している。
【０００３】次に、動作について説明する。静止画信号
入力端子５１から入力された静止画信号（Ｓ）は、右１
ビットシフト回路５５によりＳ／２、右２ビットシフト
回路５６によりＳ／４、右１ビットシフト回路５２、右
２ビットシフト回路５３、及び加算器５４により３Ｓ／
４にそれぞれなり、動き信号ＣＩ２乃至ＣＩ０によりマ
ルチプレクサ５７で選択される。動画信号入力端子５８
から入力された動画信号（Ｍ）は、右１ビットシフト回
路６２によりＭ／２、右２ビットシフト回路６３により
Ｍ／４、右１ビットシフト回路５９、右２ビットシフト
回路６０及び加算器６１により３Ｍ／４にそれぞれな
り、動き信号ＣＩ２乃至ＣＩ０によりマルチプレクサ６
４で選択される。そして、マルチプレクサ５７およびマ
ルチプレクサ６４で選択された静止画信号および動画信
号は加算器６５で加算され、出力端子６６から出力され
る。動き信号ＣＩ２乃至ＣＩ０の組合わせに対するマル
チプレクサ５７、マルチプレクサ６４および加算器６５
の出力は、それぞれ図６に示すとおりになる。
入力端子５１から入力された静止画信号（Ｓ）は、右１
ビットシフト回路５５によりＳ／２、右２ビットシフト
回路５６によりＳ／４、右１ビットシフト回路５２、右
２ビットシフト回路５３、及び加算器５４により３Ｓ／
４にそれぞれなり、動き信号ＣＩ２乃至ＣＩ０によりマ
ルチプレクサ５７で選択される。動画信号入力端子５８
から入力された動画信号（Ｍ）は、右１ビットシフト回
路６２によりＭ／２、右２ビットシフト回路６３により
Ｍ／４、右１ビットシフト回路５９、右２ビットシフト
回路６０及び加算器６１により３Ｍ／４にそれぞれな
り、動き信号ＣＩ２乃至ＣＩ０によりマルチプレクサ６
４で選択される。そして、マルチプレクサ５７およびマ
ルチプレクサ６４で選択された静止画信号および動画信
号は加算器６５で加算され、出力端子６６から出力され
る。動き信号ＣＩ２乃至ＣＩ０の組合わせに対するマル
チプレクサ５７、マルチプレクサ６４および加算器６５
の出力は、それぞれ図６に示すとおりになる。
【０００４】また、従来の輝度信号処理回路におけるＭ
ＵＳＥ用混合回路は、図７に示すように、静止画信号入
力端子７１と、動画信号入力端子７２と、減算器７３
と、右１ビットシフト回路７４と、右２ビットシフト回
路７５と、右３ビットシフト回路７６と、右４ビットシ
フト回路７７と、ＡＮＤ７８、７９、８０及び８１と、
加算器８２及び８３と、スイッチ８４と、加算器８５及
び８６と、動き信号入力端子８７及び出力端子８８を有
している。
ＵＳＥ用混合回路は、図７に示すように、静止画信号入
力端子７１と、動画信号入力端子７２と、減算器７３
と、右１ビットシフト回路７４と、右２ビットシフト回
路７５と、右３ビットシフト回路７６と、右４ビットシ
フト回路７７と、ＡＮＤ７８、７９、８０及び８１と、
加算器８２及び８３と、スイッチ８４と、加算器８５及
び８６と、動き信号入力端子８７及び出力端子８８を有
している。
【０００５】次に、動作について説明する。動画信号入
力端子７２より入力された動画信号（Ｍ）から静止画信
号入力端子７１より入力された静止画信号（Ｓ）を減算
器７３で減算する。この減算器７３の出力を、右１ビッ
トシフト回路７４により（Ｍ−Ｓ）／２、右２ビットシ
フト回路７５により（Ｍ−Ｓ）／４、右３ビットシフト
回路７６により（Ｍ−Ｓ）／８、右４ビットシフト回路
７７により（Ｍ−Ｓ）／１６にそれぞれする。これらシ
フト回路７４乃至７７の出力を動き信号入力端子８７か
ら入力した動き信号ＫＩ３乃至ＫＩ０の組合わせに応じ
て、ＡＮＤ７８乃至８１を通過させ、加算器８２、８
３、８５および８６で加算し、出力端子８８から出力さ
せる。但し、動き信号ＫＩ３乃至ＫＩ０が全て“１”の
ときは、スイッチ８４は、加算器８２の出力でない方を
選択し（それ以外は、加算器８２側を選択）、ＡＮＤ７
８、７９、８０および８１の出力は、全て“０”とす
る。
力端子７２より入力された動画信号（Ｍ）から静止画信
号入力端子７１より入力された静止画信号（Ｓ）を減算
器７３で減算する。この減算器７３の出力を、右１ビッ
トシフト回路７４により（Ｍ−Ｓ）／２、右２ビットシ
フト回路７５により（Ｍ−Ｓ）／４、右３ビットシフト
回路７６により（Ｍ−Ｓ）／８、右４ビットシフト回路
７７により（Ｍ−Ｓ）／１６にそれぞれする。これらシ
フト回路７４乃至７７の出力を動き信号入力端子８７か
ら入力した動き信号ＫＩ３乃至ＫＩ０の組合わせに応じ
て、ＡＮＤ７８乃至８１を通過させ、加算器８２、８
３、８５および８６で加算し、出力端子８８から出力さ
せる。但し、動き信号ＫＩ３乃至ＫＩ０が全て“１”の
ときは、スイッチ８４は、加算器８２の出力でない方を
選択し（それ以外は、加算器８２側を選択）、ＡＮＤ７
８、７９、８０および８１の出力は、全て“０”とす
る。
【０００６】動き信号ＫＩ３乃至ＫＩ０の組合わせに対
する減算器７３、加算器８２、８３、８５および８６の
出力は、図８に示すとおりである。
する減算器７３、加算器８２、８３、８５および８６の
出力は、図８に示すとおりである。
【０００７】
【発明が解決しようとする課題】この従来のＭＵＳＥ用
混合回路は、回路的に規模の大きい加算器を多く含むと
いう問題点があった。
混合回路は、回路的に規模の大きい加算器を多く含むと
いう問題点があった。
【０００８】
【課題を解決するための手段】本発明の混合回路は、第
１の入力信号と第２の入力信号を入力し加算する第１の
加算器と、第１の加算器の出力を１／Ｎ（Ｎは２M 、Ｍ
≧１）するＭ個のビットシフト器と、Ｍ個のビットシフ
ト器の出力を動き信号により選択する第１のマルチプレ
クサと、上記第１の入力信号と上記第２の入力信号の各
々を１／Ｐ（Ｐは２R 、１≦Ｒ≦Ｍ−１）する２Ｒ個の
ビットシフト器と、上記第１の入力信号の１／Ｐのビッ
トシフト器の出力と上記第２の入力信号の１／Ｐのビッ
トシフト器の出力と“０”を動き信号により選択するＲ
個のマルチプレクサと、第１のマルチプレクサとＲ個の
マルチプレクサの出力を加算するＲ個の加算器と、Ｒ個
の加算器の最終加算器の出力、上記第１の入力信号及び
上記第２の入力信号を動き信号により選択する第２のマ
ルチプレクサを備えている。
１の入力信号と第２の入力信号を入力し加算する第１の
加算器と、第１の加算器の出力を１／Ｎ（Ｎは２M 、Ｍ
≧１）するＭ個のビットシフト器と、Ｍ個のビットシフ
ト器の出力を動き信号により選択する第１のマルチプレ
クサと、上記第１の入力信号と上記第２の入力信号の各
々を１／Ｐ（Ｐは２R 、１≦Ｒ≦Ｍ−１）する２Ｒ個の
ビットシフト器と、上記第１の入力信号の１／Ｐのビッ
トシフト器の出力と上記第２の入力信号の１／Ｐのビッ
トシフト器の出力と“０”を動き信号により選択するＲ
個のマルチプレクサと、第１のマルチプレクサとＲ個の
マルチプレクサの出力を加算するＲ個の加算器と、Ｒ個
の加算器の最終加算器の出力、上記第１の入力信号及び
上記第２の入力信号を動き信号により選択する第２のマ
ルチプレクサを備えている。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１は、色信号処理回路の静止画・動画混合回路に
おける本発明の一実施例である。
る。図１は、色信号処理回路の静止画・動画混合回路に
おける本発明の一実施例である。
【００１０】図１のＭＵＳＥ用混合回路は、静止画信号
入力端子１、動画信号入力端子２、加算器３、右１ビッ
トシフト回路４、右２ビットシフト回路５、マルチプレ
クサ６、右１ビットシフト回路７、右１ビットシフト回
路８、マルチプレクサ９、加算器１０、マルチプレクサ
１１及び出力端子１２を有している。
入力端子１、動画信号入力端子２、加算器３、右１ビッ
トシフト回路４、右２ビットシフト回路５、マルチプレ
クサ６、右１ビットシフト回路７、右１ビットシフト回
路８、マルチプレクサ９、加算器１０、マルチプレクサ
１１及び出力端子１２を有している。
【００１１】次に動作について説明する。静止画信号入
力端子１から入力した静止画信号（Ｓ）と動画信号入力
端子２から入力した動画信号（Ｍ）とは、加算器３で加
算された後、右１ビットシフト回路４により（Ｓ＋Ｍ）
／２にされ、また右２ビットシフト回路５により（Ｓ＋
Ｍ）／４にされる。シフト回路４の出力およびシフト回
路５の出力は、動き信号ＣＩ２乃至ＣＩ０に応じてマル
チプレクサ６で選択される。静止画信号（Ｓ）および動
画信号（Ｍ）はまた、右１ビットシフト回路８、右１ビ
ットシフト回路７でそれぞれＳ／２、Ｍ／２にされ動き
信号ＣＩ２乃至ＣＩ０に応じてマルチプレクサ９で選択
される。マルチプレクサ６およびマルチプレクサ９の出
力は、加算器１０で加算され、マルチプレクサ１１の入
力となる。動き信号ＣＩ２乃至ＣＩ０により、マルチプ
レクサ１１の出力が決定され出力端子１２から出力され
る。動き信号ＣＩ２乃至ＣＩ０に対する、マルチプレク
サ６、マルチプレクサ９、加算器１０およびマルチプレ
クサ１１の出力は、図２に示すとおりになる。
力端子１から入力した静止画信号（Ｓ）と動画信号入力
端子２から入力した動画信号（Ｍ）とは、加算器３で加
算された後、右１ビットシフト回路４により（Ｓ＋Ｍ）
／２にされ、また右２ビットシフト回路５により（Ｓ＋
Ｍ）／４にされる。シフト回路４の出力およびシフト回
路５の出力は、動き信号ＣＩ２乃至ＣＩ０に応じてマル
チプレクサ６で選択される。静止画信号（Ｓ）および動
画信号（Ｍ）はまた、右１ビットシフト回路８、右１ビ
ットシフト回路７でそれぞれＳ／２、Ｍ／２にされ動き
信号ＣＩ２乃至ＣＩ０に応じてマルチプレクサ９で選択
される。マルチプレクサ６およびマルチプレクサ９の出
力は、加算器１０で加算され、マルチプレクサ１１の入
力となる。動き信号ＣＩ２乃至ＣＩ０により、マルチプ
レクサ１１の出力が決定され出力端子１２から出力され
る。動き信号ＣＩ２乃至ＣＩ０に対する、マルチプレク
サ６、マルチプレクサ９、加算器１０およびマルチプレ
クサ１１の出力は、図２に示すとおりになる。
【００１２】本実施例によれば、動き信号ＣＩ２乃至Ｃ
Ｉ０に応じて、信号（３／４）Ｓ＋（１／４）Ｍ、信号
（１／２）Ｓ＋（１／２）Ｍ及び信号（１／４）Ｓ＋
（３／４）Ｍから選ばれた信号と信号Ｓと信号Ｍとをマ
ルチプレクサ１１で切換えて出力端子１２に出力するよ
うにしたので、静止画処理・動画処理されてきた色信号
を５段階に混合し出力する混合回路の中の加算器の数を
減らすことができ、回路規模を縮小させることができ
る。
Ｉ０に応じて、信号（３／４）Ｓ＋（１／４）Ｍ、信号
（１／２）Ｓ＋（１／２）Ｍ及び信号（１／４）Ｓ＋
（３／４）Ｍから選ばれた信号と信号Ｓと信号Ｍとをマ
ルチプレクサ１１で切換えて出力端子１２に出力するよ
うにしたので、静止画処理・動画処理されてきた色信号
を５段階に混合し出力する混合回路の中の加算器の数を
減らすことができ、回路規模を縮小させることができ
る。
【００１３】次に本発明の他の実施例について説明す
る。
る。
【００１４】図３は、輝度信号処理回路の静止画・動画
混合回路における本発明のＭＵＳＥ用混合回路の実施例
である。図３のＭＵＳＥ用混合回路は、静止画信号入力
端子２１、動画信号入力端子２２、加算器２３、右２ビ
ットシフト回路２４、３ビットシフト回路２５、右４ビ
ットシフト回路２６、マルチプレクサ２７、右３ビット
シフト回路２８、右３ビットシフト回路２９、マルチプ
レクサ３０、右２ビットシフト回路３１、右２ビットシ
フト回路３２、マルチプレクサ３３、右１ビットシフト
回路３４、右１ビットシフト回路３５、マルチプレクサ
３６、加算器３７、加算器３８、加算器３９、マルチプ
レクサ４０及び出力端子４１を有している。
混合回路における本発明のＭＵＳＥ用混合回路の実施例
である。図３のＭＵＳＥ用混合回路は、静止画信号入力
端子２１、動画信号入力端子２２、加算器２３、右２ビ
ットシフト回路２４、３ビットシフト回路２５、右４ビ
ットシフト回路２６、マルチプレクサ２７、右３ビット
シフト回路２８、右３ビットシフト回路２９、マルチプ
レクサ３０、右２ビットシフト回路３１、右２ビットシ
フト回路３２、マルチプレクサ３３、右１ビットシフト
回路３４、右１ビットシフト回路３５、マルチプレクサ
３６、加算器３７、加算器３８、加算器３９、マルチプ
レクサ４０及び出力端子４１を有している。
【００１５】次に動作について説明する。静止画信号入
力端子２１から入力された静止画信号（Ｓ）と動画信号
入力端子２２から入力された動画信号（Ｍ）は、加算器
２３で加算され、シフト回路２４により（Ｓ＋Ｍ）／４
にされ、シフト回路２５により（Ｓ＋Ｍ）／８にされ、
シフト回路２６により（Ｓ＋Ｍ）／１６にされる。シフ
ト回路２４の出力、シフト回路２５の出力およびシフト
回路２６の出力は、動き信号ＫＩ３乃至ＫＩ０によりマ
ルチプレクサ２７で選択される。静止画信号（Ｓ）およ
び動画信号（Ｍ）はまた、シフト回路３４およびシフト
回路３５でそれぞれＳ／２、Ｍ／２にされ、動き信号Ｋ
Ｉ３乃至ＫＩ０によりマルチプレクサ３６で選択され
る。同様に、シフト回路３１およびシフト回路３２でそ
れぞれＳ／４、Ｍ／４にされ、動き信号ＫＩ３乃至ＫＩ
０によりマルチプレクサ３３で選択され、シフト回路２
８およびシフト回路２９でそれぞれＳ／８、Ｍ／８にさ
れ、動き信号ＫＩ３乃至ＫＩ０によりマルチプレクサ３
０で選択される。マルチプレクサ３６、マルチプレクサ
３３、マルチプレクサ３０、マルチプレクサ２７の出力
は、加算器３７、加算器３８、加算器３９で加算され、
マルチプレクサ４０の入力となる。動き信号ＫＩ３乃至
ＫＩ０により、マルチプレクサ４０の出力が決定され出
力４１から出力される。動き信号ＫＩ３乃至ＫＩ０に対
するマルチプレクサ３６、マルチプレクサ３３、マルチ
プレクサ３０、マルチプレクサ２７およびマルチプレク
サ４０の出力は、図４に示してある。
力端子２１から入力された静止画信号（Ｓ）と動画信号
入力端子２２から入力された動画信号（Ｍ）は、加算器
２３で加算され、シフト回路２４により（Ｓ＋Ｍ）／４
にされ、シフト回路２５により（Ｓ＋Ｍ）／８にされ、
シフト回路２６により（Ｓ＋Ｍ）／１６にされる。シフ
ト回路２４の出力、シフト回路２５の出力およびシフト
回路２６の出力は、動き信号ＫＩ３乃至ＫＩ０によりマ
ルチプレクサ２７で選択される。静止画信号（Ｓ）およ
び動画信号（Ｍ）はまた、シフト回路３４およびシフト
回路３５でそれぞれＳ／２、Ｍ／２にされ、動き信号Ｋ
Ｉ３乃至ＫＩ０によりマルチプレクサ３６で選択され
る。同様に、シフト回路３１およびシフト回路３２でそ
れぞれＳ／４、Ｍ／４にされ、動き信号ＫＩ３乃至ＫＩ
０によりマルチプレクサ３３で選択され、シフト回路２
８およびシフト回路２９でそれぞれＳ／８、Ｍ／８にさ
れ、動き信号ＫＩ３乃至ＫＩ０によりマルチプレクサ３
０で選択される。マルチプレクサ３６、マルチプレクサ
３３、マルチプレクサ３０、マルチプレクサ２７の出力
は、加算器３７、加算器３８、加算器３９で加算され、
マルチプレクサ４０の入力となる。動き信号ＫＩ３乃至
ＫＩ０により、マルチプレクサ４０の出力が決定され出
力４１から出力される。動き信号ＫＩ３乃至ＫＩ０に対
するマルチプレクサ３６、マルチプレクサ３３、マルチ
プレクサ３０、マルチプレクサ２７およびマルチプレク
サ４０の出力は、図４に示してある。
【００１６】なお、輝度信号処理用混合回路の場合、
（Ｓ／２）＋（Ｍ／２）という出力がないため、マルチ
プレクサ２７に、（Ｓ＋Ｍ）／２という入力を必要とし
ない。
（Ｓ／２）＋（Ｍ／２）という出力がないため、マルチ
プレクサ２７に、（Ｓ＋Ｍ）／２という入力を必要とし
ない。
【００１７】このように本実施例によれば、動き信号Ｋ
Ｉ３乃至ＫＩ０に応じて、信号１５Ｓ／１６＋Ｍ／１
６、信号１４Ｓ／１６＋２Ｍ／１６、信号１３Ｓ／１６
＋３Ｍ／１６、信号１２Ｓ／１６＋４Ｍ／１６、信号１
１Ｓ／１６＋５Ｍ／１６、信号１０Ｓ／１６＋６Ｍ／１
６、信号９Ｓ／１６＋７Ｍ／１６、信号７Ｓ／１６＋９
Ｍ／１６、信号６Ｓ／１６＋１０Ｍ／１６、信号５Ｓ／
１６＋１１Ｍ／１６、信号４Ｓ／１６＋１２Ｍ／１６、
信号３Ｓ／１６＋１３Ｍ／１６、信号２Ｓ／１６＋１４
Ｍ／１６及び信号Ｓ／１６＋１５Ｍ／１６から選ばれた
信号と信号Ｓと信号Ｍとをマルチプレクサ１１で切換え
て出力端子１２に出力するようにしたので、静止画処理
・動画処理されてきた輝度信号を１６段階にきりかえて
混合し出力する混合回路の中の加算器の数を減らすこと
ができ、回路規模を縮小させることができる。
Ｉ３乃至ＫＩ０に応じて、信号１５Ｓ／１６＋Ｍ／１
６、信号１４Ｓ／１６＋２Ｍ／１６、信号１３Ｓ／１６
＋３Ｍ／１６、信号１２Ｓ／１６＋４Ｍ／１６、信号１
１Ｓ／１６＋５Ｍ／１６、信号１０Ｓ／１６＋６Ｍ／１
６、信号９Ｓ／１６＋７Ｍ／１６、信号７Ｓ／１６＋９
Ｍ／１６、信号６Ｓ／１６＋１０Ｍ／１６、信号５Ｓ／
１６＋１１Ｍ／１６、信号４Ｓ／１６＋１２Ｍ／１６、
信号３Ｓ／１６＋１３Ｍ／１６、信号２Ｓ／１６＋１４
Ｍ／１６及び信号Ｓ／１６＋１５Ｍ／１６から選ばれた
信号と信号Ｓと信号Ｍとをマルチプレクサ１１で切換え
て出力端子１２に出力するようにしたので、静止画処理
・動画処理されてきた輝度信号を１６段階にきりかえて
混合し出力する混合回路の中の加算器の数を減らすこと
ができ、回路規模を縮小させることができる。
【００１８】以上本発明の実施例について説明したが、
上述した以外の処理回路の混合回路（静止画・動画混合
回路以外も可）にも応用が可能である。
上述した以外の処理回路の混合回路（静止画・動画混合
回路以外も可）にも応用が可能である。
【００１９】
【発明の効果】以上説明したように本発明は、静止画信
号と動画信号を入力し加算する第１の加算器と、第１の
加算器の出力を１／Ｎ（Ｎは２M 、Ｍ≧１）するＭ個の
ビットシフト器と、Ｍ個のビットシフト器の出力を動き
信号により選択する第１のマルチプレクサと、静止画信
号と動画信号の各々を１／Ｐ（Ｐは２R 、１≦Ｒ≦Ｍ−
１）する２Ｒ個のビットシフト器と、静止画信号の１／
Ｐのビットシフト器の出力と動画信号の１／Ｐのビット
シフト器の出力と“０”を動き信号により選択するＲ個
のマルチプレクサと、第１のマルチプレクサとＲ個のマ
ルチプレクサの出力を加算するＲ個の加算器と、Ｒ個の
加算器の最終加算器と静止画信号と動画信号を動き信号
により選択する第２のマルチプレクサを備えることによ
り、加算器の個数を削減できるという効果を有する。
号と動画信号を入力し加算する第１の加算器と、第１の
加算器の出力を１／Ｎ（Ｎは２M 、Ｍ≧１）するＭ個の
ビットシフト器と、Ｍ個のビットシフト器の出力を動き
信号により選択する第１のマルチプレクサと、静止画信
号と動画信号の各々を１／Ｐ（Ｐは２R 、１≦Ｒ≦Ｍ−
１）する２Ｒ個のビットシフト器と、静止画信号の１／
Ｐのビットシフト器の出力と動画信号の１／Ｐのビット
シフト器の出力と“０”を動き信号により選択するＲ個
のマルチプレクサと、第１のマルチプレクサとＲ個のマ
ルチプレクサの出力を加算するＲ個の加算器と、Ｒ個の
加算器の最終加算器と静止画信号と動画信号を動き信号
により選択する第２のマルチプレクサを備えることによ
り、加算器の個数を削減できるという効果を有する。
【００２０】尚、本発明は、ＭＵＳＥ用に限らず、他の
映像用信号処理回路の混合回路（静止画・動画混合回路
以外にも可）にも応用が可能である。
映像用信号処理回路の混合回路（静止画・動画混合回路
以外にも可）にも応用が可能である。
【図１】本発明の一実施例のブロック図である。
【図２】図１の動き信号ＣＩ入力と各出力との関係を示
す図である。
す図である。
【図３】本発明の他の実施例のブロック図である
【図４】図３の動き信号ＫＩと各出力との関係を示す図
である。
である。
【図５】色信号混合回路の従来例である。
【図６】図５の動き信号ＣＩ入力と各出力との関係を示
す図である。
す図である。
【図７】輝度信号混合回路の従来例である。
【図８】図７の動き信号ＫＩと各出力との関係を示す図
である。
である。
１ 静止画信号入力端子 ２ 動画信号入力端子 ３ 加算器 ４ 右１ビットシフト回路 ５ 右２ビットシフト回路 ６ マルチプレクサ ７，８ 右１ビットシフト回路 ９ マルチプレクサ １０ 加算器 １１ マルチプレクサ １２ 出力端子 ２１ 静止画信号入力端子 ２２ 動画信号入力端子 ２３ 加算器 ２４ 右２ビットシフト回路 ２５ 右３ビットシフト回路 ２６ 右４ビットシフト回路 ２７ マルチプレクサ ２８，２９ 右３ビットシフト回路 ３０ マルチプレクサ ３１，３２ 右２ビットシフト回路 ３３ マルチプレクサ ３４，３５ 右１ビットシフト回路 ３６ マルチプレクサ ３７，３８，３９ 加算器 ４０ マルチプレクサ ４１ 出力端子 ５１ 静止画信号入力端子 ５２ 右１ビットシフト回路 ５３ 右２ビットシフト回路 ５４ 加算器 ５５ 右１ビットシフト回路 ５６ 右２ビットシフト回路 ５７ マルチプレクサ ５８ 動画信号入力端子 ５９ 右１ビットシフト回路 ６０ 右２ビットシフト回路 ６１ 加算器 ６２ 右１ビットシフト回路 ６３ 右２ビットシフト回路 ６４ マルチプレクサ ６５ 加算器 ６６ 出力端子 ７１ 静止画信号入力端子 ７２ 動画信号入力端子 ７３ 減算器 ７４ 右１ビットシフト回路 ７５ 右２ビットシフト回路 ７６ 右３ビットシフト回路 ７７ 右４ビットシフト回路 ７８，７９，８０，８１ ＡＮＤ ８２，８３，８５，８６ 加算器 ８４ スイッチ ８７ 動き信号入力 ８８ 出力端子
Claims (1)
- 【請求項１】 第１の入力信号と第１の入力信号を入力
し加算する第１の加算器と、前記第１の加算器の出力を
１／Ｎ（Ｎは２M 、Ｍ≧１）するＭ個のビットシフト回
路と、前記Ｍ個のビットシフト回路の出力を動き信号に
より選択する第１のマルチプレクサと、前記第１の入力
信号と前記第２の入力信号の各々を１／Ｐ（Ｐは２R 、
１≦Ｒ≦Ｍ−１）する２Ｒ個のビットシフト回路と、前
記第１の入力信号の１／Ｐのビットシフト回路の出力と
前記第２の入力信号の１／Ｐのビットシフト回路の出力
と“０”を前記動き信号により選択するＲ個のマルチプ
レクサと、前記第１のマルチプレクサと前記Ｒ個のマル
チプレクサの出力を加算するＲ個の加算器と、前記Ｒ個
の加算器の最終加算器の出力、前記第１の入力信号及び
前記第２の入力信号を前記動き信号により選択する第２
のマルチプレクサを有する混合回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5007119A JP2503854B2 (ja) | 1993-01-20 | 1993-01-20 | 混合回路 |
| US08/183,488 US5424782A (en) | 1993-01-20 | 1994-01-19 | Still picture signal/motion picture signal mixing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5007119A JP2503854B2 (ja) | 1993-01-20 | 1993-01-20 | 混合回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06237474A true JPH06237474A (ja) | 1994-08-23 |
| JP2503854B2 JP2503854B2 (ja) | 1996-06-05 |
Family
ID=11657201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5007119A Expired - Lifetime JP2503854B2 (ja) | 1993-01-20 | 1993-01-20 | 混合回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5424782A (ja) |
| JP (1) | JP2503854B2 (ja) |
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| DE3842977C2 (de) * | 1988-12-21 | 1996-03-28 | Broadcast Television Syst | Mischeinrichtung für Videosignale |
| JPH0453371A (ja) * | 1990-06-21 | 1992-02-20 | Matsushita Electric Ind Co Ltd | ディジタルワイプパターン発生装置 |
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-
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- 1993-01-20 JP JP5007119A patent/JP2503854B2/ja not_active Expired - Lifetime
-
1994
- 1994-01-19 US US08/183,488 patent/US5424782A/en not_active Expired - Fee Related
Also Published As
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|---|---|
| JP2503854B2 (ja) | 1996-06-05 |
| US5424782A (en) | 1995-06-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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