KR0135811B1

KR0135811B1 - 영상처리시스템의 주소 생성기

Info

Publication number: KR0135811B1
Application number: KR1019940038351A
Authority: KR
Inventors: 이종운; 박영규
Original assignee: 이대원; 삼성항공산업 주식회사
Priority date: 1994-12-28
Filing date: 1994-12-28
Publication date: 1998-06-15
Also published as: KR960025192A

Abstract

본 발명은 검사용 시각장치(Vision system) 등의 디지탈 영상처리에서 쓰이는 주소생성기(Address processor)에 관한 것으로, 특히 CPU를 이용하지 않고 임의의 주소를 생성할 수 있는 주소생성기에 관한 것이다.

본 발명은 CPU로부터 나타나는 9비트 데이터의 초기값을 이용하여 순차적인 주소를 발생시키는 LUT 생성부와, 생성된 각각의 LUT 값들을 합성시켜서 X, Y 주소의 성분들을 결정하여 주는 LUT 합성부와, LUT 합성부로부터 출력 되어지는 X, Y 주소의 성분들을 조합하여 두 채널의 X, Y 주소를 생성시키는 멀티플렉서부로 이루어진 것을 특징으로 하여, CPU의 부하를 줄일 수 있고 임의의 영역 또는 임의의 방향으로 주소의 생성이 가능할 뿐 아니라 동시에 두 채널의 주소를 생성할 수 있다.

Description

영상처리시스템의 주소 생성기

제1도는 본 발명의 원리에 따른 전체적 구성을 설명하기 위한 블럭도이다.

제2도는 본 발명의 실시예를 보여주는 블럭도이다.

제3도는 본 발명의 유연성 있는 주소 생성을 나타내기 위한 도면들로써,

제3A도는 임의의 영역만 주소를 생성할 수 있다는 것을 나타낸 도면이고,

제3B도는 임의의 방향으로 주소 생성이 가능하다는 것을 나타낸 도면이다.

* 도면의 주요부분에 대한 부호의 설명

1a : X축의 주소에 상당하는 LUT 생성부.

1b : Y축의 주소에 상당하는 LUT 생성부.

1g,32,33,34,35 : 양방향성버퍼(Bidirectional Transceiver/Receiver).

1h : X축의 주소에 상당하는 LUT 합성부.

1i : Y축의 주소에 상당하는 LUT 합성부.

1j : X축의 주소에 상당하는 멀티플렉서부.

1k : Y축의 주소에 상당하는 멀티플렉서부.

1, 4, 5, 7, 9, 10, 21, 24, 25, 27, 29, 30 : 레지스터.

2, 3, 22, 23 : 9비트 가산기.

6, 11, 26, 31 : 멀티플레서.

8, 28 : 9비트 엎/다운 카운터.

일반적인 영상 좌표는 예를 들어 X, Y 축으로 각각 512 개의 위치(position)가 필요하다. 따라서 X, Y 각각 9비트를 사용하는 경우에 2**9=512 로써 모든 위치의 주소가 표시될 수 있다. 또한 일반적인 영상처리시스템에서는 두 채널의 오퍼랜드(operand)가 필요하므로, 다양한 방식으로 생성된 주소들을 두 채널에 독립적으로 인가하는 것이 필요하다. 결국 실제의 영상좌표에서는 주소가 18비트로 이루어져서 그 중 하위 9비트(비트 0--비트 8)가 X축 주소를, 상위 9비트(비트 9--비트 17)가 Y축 주소를 나타낸다.

종래에는 CPU를 이용한 계산으로 이러한 주소의 생성을 행하였기 때문에, 처음부터 끝까지 하나의 연속적인 주소만 생성할 수 있었다. 따라서 CPU에 많은 부하를 주게 되고, 처음부터 끝까지의 연속적인 하나의 주소만을 생성하므로 일부만을 처리할 때에도 전체 주소를 다 생성해야 하는 문제가 있었다.

이에 본 발명은 상기와 같은 문제를 해결하기 위해 창안된 것으로, 본 발명의 목적은, CPU의 부하를 줄일 수 있는 별도의 주소생성기를 제공하는 데에 있다. 본 발명의 다른 목적은, 임의의 영역 또는 임의의 방향으로 주소의 생성이 가능할 뿐 아니라 동시에 두 채널의 주소를 생성할 수 있는 유연성 있는 주소생성기를 제공하는 데에 있다.

상기 목적을 달성하기 위한 본 발명은,

영상처리시스템에서의 CPU로부터 나타나는 9비트 데이터의 초기값을 이용하여 순차적인 주소를 발생시키는 LUT 생성부 ;

생성된 각각의 LUT 값들을 합성시켜서 X, Y 주소의 성분들을 결정하여 주는 LUT 합성부 ;

LUT 합성부로부터 출력 되어지는 X, Y 주소의 성분들을 조합하여 두 채널의 X, Y 주소를 생성시키는 멀티플렉서부 ;

를 포함한 것을 특징으로 한다. 여기서 LUT라 함은 'Look Up Table'의 약어로써 '조사테이블'의 의미를 갖는다. 이하에서는 LUT로 부르기로 한다. 제1도는 본 발명의 원리에 따른 전체적 블럭도이다. CPU로부터 나타나는 각 9비트의 X, Y 초기값은 LUT 생성부(1a, 1b)에서 기준치로 받아들여지고, 차후 순차적인 LUT(Xo, Yo)가 생성되게 된다. Xo는 LUT 1(1c)과 LUT 3 (1e)로써 A*Yi와 C*Xi 형태로 재현되고, Yo는 LUT 2 (1d)와 LUT 4 (1f)로써 B*Yi와 D*Yi 형태로 재현 된다. 여기서 LUT 1(1c)과 LUT 2(1d)는 CPU로부터 양방향 버퍼(1g)를 통하여 데이터가 조정되면서 X 주소 성분을 결정짓는 LUT 합성부(1h)로 인가되는데, 옵셋(Offset : 변위에 상당하는 데이터 : 이하 옵셋이라 칭한다) Dx가 발생한 경우에는 함께 인가되어 진다. 마찬가지로 LUT 3(1e)과 LUT 4(1f)도 CPU로부터 양방향 버퍼(1g)를 통하여 데이터가 조정되면서 Y 주소 성분을 결정짓는 LUT 합성부(1i)로 인가 되는데, 옵셋 Dy가 발생한 경우에는 함께 인가 되어진다. 이와같이 하여 LUT 합성부에서 처리되어 나타나는 X, Y 주소성분들은 각각의 멀티플렉서부(1j, 1k)에서 조합되어 최종적인 두 채널의 X, Y 주소로 출력 되어진다.

상기와 같이 구성된 본 발명의 기술적 원리는 다음과 같다. 즉, 영상의 연산에 필요한 두 개의 오퍼랜드 주소가 X, Y의 옵셋 차이가 없는 경우에는 동일하고, 결과가 저장될 주소도 두 채널 중 한 채널의 주소와 같다는 사실에 착안하여 두 채널의 주소를 연동하여 임으로 생성하려는 데에 있다. 이 경우에 한 채널의 주소를 생성하는 식은 다음과 같고, 다른 채널의 주소는 출력단에 별도의 멀티플렉서를 사용하여 동시에 생성될 수 있다.

X, Y : 출력 주소

Xi, Yi : 입력 주소

A, B, C, D : 변환에 사용되는 계수

Dx, Dy : 변환에 사용되는 옵셋

다음은 상기 수식을 실현할 수 있는 하드웨어로 구성된 본 발명의 실시예에 대하여 첨부도면을 참조하여 상세히 설명하기로 한다.

제2도는 본 발명에 따른 실시예에 블럭도이다. 먼저 이해를 돕기 위하여 제1도의 본 발명의 원리에 따른 블럭도와 그 구성을 비교하여 보면 다음과 같다.

1. 제1도의 LUT 생성부(X주소 : 1a)에는 제2도의 레지스터(7)와 9비트 엎/다운 카운터(8)가 포함된다.

즉, LUT 생성부(X주소 : 1a)는, CPU로부터의 X 초기값을 받아 일시 저장해주는 레지스터(7)와, 레지스터(7)의 출력을 기준으로 순차적인 X축의 LUT를 발생시켜주는 9비트 엎/다운 카운터(8)로 이루어진다.

2. 제1도의 LUT 생성부(Y주소 : 1b)에는 제2도의 레지스터(27)와 9비트 업/다운 카운터(28)가 포함된다.

즉, LUT 생성부(Y주소 : 1b)는, CPU로부터의 Y 초기값을 받아 일시 저장해주는 레지스터(27)와, 레지스터(27)의 출력을 기준으로 순차적인 Y축의 LUT를 발생시켜주는 9비트 업/다운 카운터(28)로 이루어진다.

3. 제1도의 양방향성 버퍼(Bidirectional Transceiver/Receiver ; 1g)는 제2도의 양방향성 버퍼들(32, 33, 34, 35)로 이루어진다.

즉, 양방향 버퍼(1g)는, CPU의 제어신호에 의하여 LUT를 CPU에 전송하거나 필요시 CPU로부터 보정 데이터를 수신하여 LUT에 보내주는 네 개의 양방향 버퍼(32, 33, 34, 35)로 이루어진다.

4. 제1도의 LUT 생성부(X주소 : 1h)에는 제2도의 레지스터(1, 4, 5, 10)와 9비트 가산기(2, 3)가 포함한다.

즉, LUT 합성부(X주소 : 1h)는, 네 개의 레지스터(1, 4, 5, 10)와, LUT 1과 LUT 2를 합성시켜주는 9비트 가산기(2)와, X축의 옵셋(Dx)이 발생하였을 때 그 값을 추가하여 합성시켜주는 9비트 가산기(3)으로 이루어진다.

5. 제1도의 LUT 합성부(Y주소 : 1i)에는 제2도의 레지스터(21, 24, 25, 30)와 9비트 가산기(22, 23)로 이루어진다.

즉, LUT 합성부(Y주소 : 1i)는, 네 개의 레지스터(21 24, 25, 30)와, LUT 3과 LUT 4를 합성시켜주는 9비트 가산기(22)와, Y축의 옵셋(Dy)이 발생하였을 때 그 값을 추가하여 합성시켜주는 9비트 가산기(23)로 이루어진다.

6. 제1도의 멀티플렉서부(X주소 : 1j)는 제2도의 멀티플렉서(6, 11)들을 포함한다.

즉, 멀티플렉서부(X주소 : 1j)는, X 성분의 주소 합성치를 수신하여 A 채널의 X 주소(AA(0.8))를 생성시키는 멀티플렉서(6)와, B 채널의 X 주소(BA(0.8))를 생성시키는 멀티플렉서(11)로 이루어진다.

7. 제1도의 멀티플렉서부(Y주소 : 1k)는 제2도의 멀티플렉서(26, 31)들을 포함한다.

즉, 멀티플렉서부(Y주소 : 1k)는, Y 성분의 주소 합성치를 수신하여 A 채널의 Y 주소(AA(9.17))를 생성시키는 멀티플렉서(26)와, B 채널의 Y 주소(BA(9.17))를 생성시키는 멀티플렉서(31)로 이루어진다.

참고로 위의 한 채널의 주소를 생성하는 식의 변수들과 제2도의 하드웨어에 있어서 데이터명과의 등가 관계는 다음과 같다.

1. 변수 X, Y = 출력 주소 = AA(A 채널의 출력 주소), BA(B 채널의 출력 주소).

2. 변수 A*Xi, B*Yi = 변환량 * 입력 주소 = M1(LUT1), M2(LUT2).

3. 변수 C*Xi, D*Yi = 변환량 * 입력 주소 = M3(LUT3), M4(LUT4).

4. 변수 Dx, Dy = 변화에 사용되는 옵셋 = 데이터.

다음으로 데이터의 통로(Data path)를 확인하여 보기로 한다.

먼저 옵셋이 없는 경우(direct mode)에, M1과 M2는 9비트 가산기(2)에서 합성되고, 그 출력은 레지스터(4, 10)를 거쳐서 두 개의 멀티플렉서(6, 11)에 각각 입력된다. 여기서 한 멀티플렉서(6)는 A 채널의 X 주소(AA(0.8))를 출력하게 되고, 다른 멀티플렉서(11)는 B 채널의 X 주소(BA(0.8))를 출력하게 된다. 즉,

마찬가지로 M3와 M4는 9비트 가산기(22)에서 합성되고, 그 출력은 레지스터(24, 30)를 거쳐서 두 개의 멀티플렉서(26, 31)에 각각 입력 된다. 여기서 한 멀티플렉서(26)는 A 채널의 Y 주소(AA(9.17))를 출력하게 되고, 다른 멀티플렉서(31)는 B 채널의 Y 주소(BA(9.17))를 출력하게 된다. 즉,

옵셋이 발생한 경우에는 데이터 통로가 다음과 같이 이루어진다.

9비트 가산기(2)에서 출력된 M1과 M2의 합성치는 레지스터(1)에서 나오는 X축 옵셋 데이터 Dx와 함께 9비트 가산기(3)에 입력된다. 여기서 합성된 9비트의 X 성분은 레지스터(5)를 거쳐서 두 개의 멀티플렉서(6, 11)에 각각 입력된다. 여기서 한 멀티플렉서(6)는 A 채널의 X 주소(AA(0.8))를 출력하게 되고, 다른 멀티플렉서(11)는 B 채널의 X 주소(BA(0.8))를 출력하게 된다. 즉,

마찬가지로, 9비트 가산기(22)에서 출력된 M3와 M4의 합성치는 레지스터(21)에서 나오는 Y축 옵셋 데이터 Dy와 함께 9비트 가산기(23)에 입력된다. 여기서 합성된 9비트의 Y 성분은 레지스터(25)를 거쳐서 두 개의 멀티플렉서(26, 31)에 각각 입력된다. 여기서 한 멀티플렉서(26)는 A 채널의 Y 주소(AA(9.17))를 출력하게 되고, 다른 멀티플렉서(31)는 B 채널의 Y 주소(BA(9.17))를 출력하게 된다. 즉,

이상 설명한 바와 같이 종래의 영상처리 시스템에서는 CPU를 이용하여 직접 영상좌표의 주소를 생성하였지만, 본 발명에 의하면 CPU의 초기값과 옵셋 그리고 제어신호만을 받아서 별도로 연속적인 주소생성이 가능하므로 CPU의 부하를 줄일 수 있다. 또한 본 발명에 의하면 동시에 두 채널의 주소를 생성할 수 있고, 임의의 영역만의 주소를 생성시킬 수 있을 뿐만 아니라 임의의 방향으로도 주소 생성이 가능해지게 된다. 제3A도는 임의의 영역만의 주소를 생성시킬 수 있다는 것을 설명한 도면이고, 제3B도는 임의의 방향으로 주소를 생성시킬 수 있다는 것을 설명한 도면이다.

Claims

CPU로부터 나타나는 9비트 데이터의 초기값을 이용하여 순차적인 주소를 발생시키는 LUT 생성부 ; 생성된 각각의 LUT 값들을 합성시켜서 X, Y 주소의 성분들을 결정하여 주는 LUT 합성부 ; LUT 합성부로부터 출력되어지는 X, Y 주소의 성분들을 조합하여 두 채널의 X, Y 주소를 생성시키는 멀티플렉서부 ; 를 포함한 것을 특징으로 하는 영상처리시스템의 주소 생성기.
제1항에 있어서, 상기 LUT 생성부가 CPU로부터의 X, Y 초기값을 받아 일시 저장해주는 레지스터와, 레지스터의 출력을 기준으로 순차적인 X, Y 축의 LUT를 발생시켜주는 9비트 업/다운 카운터로 이루어진 것을 그 특징으로 하는 영상처리시스템의 주소 생성기.
제1항에 있어서, 상기 LUT 합성부가 레지스터와, 각각의 LUT를 합성시켜주는 9비트 가산기와, X, Y 축의 옵셋이 발생하였을 때 그 값을 추가하여 합성시켜주는 9비트 가산기로 이루어진 것을 그 특징으로 하는 영상처리시스템의 주소 생성기.
제1항에 있어서, 상기 멀티플렉서부가 X, Y 성분의 주소 합성치를 수신하여 A 채널의 X 주소를 생성시키는 멀티플렉서와, B 채널의 X 주소를 생성시키는 멀티플렉서와, A 채널의 Y 주소를 생성시키는 멀티플렉서와, B 채널의 Y 주소를 생성시키는 멀티플렉서로 이루어진 것을 그 특징으로 하는 영상처리시스템의 주소 생성기.