JPH0453371A - ディジタルワイプパターン発生装置 - Google Patents
ディジタルワイプパターン発生装置Info
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- JPH0453371A JPH0453371A JP2163324A JP16332490A JPH0453371A JP H0453371 A JPH0453371 A JP H0453371A JP 2163324 A JP2163324 A JP 2163324A JP 16332490 A JP16332490 A JP 16332490A JP H0453371 A JPH0453371 A JP H0453371A
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- 238000012545 processing Methods 0.000 claims abstract description 17
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000003786 synthesis reaction Methods 0.000 description 9
- 238000007665 sagging Methods 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/222—Studio circuitry; Studio devices; Studio equipment
- H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
- H04N5/265—Mixing
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Studio Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、放送機器等に使用されるディジタルワイプパ
ターン発生装置に関する。
ターン発生装置に関する。
従来の技術
第２図は従来のワイプパターン発生装置の構成を示して
いる。第２図において、■は水平同期パルス、２は垂直
同期パルスであり、３は水平同期パルス１を遅延させる
遅延器、４は垂直同期パルス２を遅延させる遅延器であ
る。
いる。第２図において、■は水平同期パルス、２は垂直
同期パルスであり、３は水平同期パルス１を遅延させる
遅延器、４は垂直同期パルス２を遅延させる遅延器であ
る。
５は上記遅延器３の出力を入力して、三角波信号５ａを
発生する三角波発生器、６は遅延器３の出力を入力して
鋸歯状波信号６ａを出力する鋸歯状波発生器、７は同じ
く遅延器３の出力を人力してパラボラ波信号７ａを出力
するパラボラ波信号発生器である。
発生する三角波発生器、６は遅延器３の出力を入力して
鋸歯状波信号６ａを出力する鋸歯状波発生器、７は同じ
く遅延器３の出力を人力してパラボラ波信号７ａを出力
するパラボラ波信号発生器である。
８は遅延器４の出力を受けて三角波信号８ａを出力する
三角波発生器、９は遅延器４の出力を入力して鋸歯状波
信号９ａを出力する鋸歯状波発生器、１０は同じく遅延
器４の出力を入力してパラボラ波信号１０ａを出力する
パラボラ波信号発生器である。
三角波発生器、９は遅延器４の出力を入力して鋸歯状波
信号９ａを出力する鋸歯状波発生器、１０は同じく遅延
器４の出力を入力してパラボラ波信号１０ａを出力する
パラボラ波信号発生器である。
１１は中央処理装置（以下、ＣＰＵと記す）１２からの
制御信号１２ａに基づき、上記三角波信号５ａ、鋸歯状
波信号６ ａ ｚパラボラ波信号７ａを合成し、また、
三角波信号８ａ、鋸歯状波信号９ ａ ’＝パラボラ波
信号１０ａを合成し、さらに各波形の信号を選択する波
形合成選択器である。
制御信号１２ａに基づき、上記三角波信号５ａ、鋸歯状
波信号６ ａ ｚパラボラ波信号７ａを合成し、また、
三角波信号８ａ、鋸歯状波信号９ ａ ’＝パラボラ波
信号１０ａを合成し、さらに各波形の信号を選択する波
形合成選択器である。
１３は波形合成選択器１１の出力１１ａを可変抵抗器１
４で得られる直流電圧１５と比較し、この直流電圧１５
のレベルで波形合成選択器１１の出力１１ａをスライス
して、ワイプパターン１６を出力するコンパレータであ
る。
４で得られる直流電圧１５と比較し、この直流電圧１５
のレベルで波形合成選択器１１の出力１１ａをスライス
して、ワイプパターン１６を出力するコンパレータであ
る。
次に、上記従来例の動作について説明する。遅延器３．
４はワイプパターンのポジショナとして機能し、遅延器
３は水平同期パルス１を遅延させて、三角波発生器５、
鋸歯状波発生器６、及びパラボラ波信号発生器７に出力
する。
４はワイプパターンのポジショナとして機能し、遅延器
３は水平同期パルス１を遅延させて、三角波発生器５、
鋸歯状波発生器６、及びパラボラ波信号発生器７に出力
する。
同様にして、遅延器４は垂直同期パルス２を遅延させて
、三角波発生器８、鋸歯状波発生器９、及びパラボラ波
信号発生器１０に出力する。
、三角波発生器８、鋸歯状波発生器９、及びパラボラ波
信号発生器１０に出力する。
これにより、三角波発生器５．８はそれぞれ波形合成選
択器１１に三角波信号５ａ、８ａを出力し、鋸歯状波発
生器６．９はそれぞれ波形合成選択器１１に鋸歯状波信
号６ａ、９ａを出力すると共に、パラボラ波信号発生器
７．１０はそれぞれ波形合成選択器１１にパラボラ波信
号？ａ、１０ａを出力する。
択器１１に三角波信号５ａ、８ａを出力し、鋸歯状波発
生器６．９はそれぞれ波形合成選択器１１に鋸歯状波信
号６ａ、９ａを出力すると共に、パラボラ波信号発生器
７．１０はそれぞれ波形合成選択器１１にパラボラ波信
号？ａ、１０ａを出力する。
波形合成選択器１１は、三角波信号５ ａ ｚ鋸歯状波
信号６ ａ ’−及びパラボラ波信号７３の合成、また
、三角波信号８ａ１鋸歯状波信号９ ａ ％及びパラボ
ラ波信号１０ａの合成、さらに、これらの各信号の選択
をＣＰＵ１２の制御信号１２ａに基づいて行い、コンパ
レータ１３に出力する。
信号６ ａ ’−及びパラボラ波信号７３の合成、また
、三角波信号８ａ１鋸歯状波信号９ ａ ％及びパラボ
ラ波信号１０ａの合成、さらに、これらの各信号の選択
をＣＰＵ１２の制御信号１２ａに基づいて行い、コンパ
レータ１３に出力する。
コンパレータ１３は、この波形合成選択器１１で合成さ
れた信号あるいは選択された信号と可変抵抗器１４で設
定された直流電圧１５と比較し、この直流電圧１５のレ
ベルで波形合成選択器１１の出力信号をスライスして、
ワイプパターン１６を出力する。
れた信号あるいは選択された信号と可変抵抗器１４で設
定された直流電圧１５と比較し、この直流電圧１５のレ
ベルで波形合成選択器１１の出力信号をスライスして、
ワイプパターン１６を出力する。
発明が解決しようとする課題
しかし、」１記従来のワイプパターン発生装置では、容
量の大きいコンデンサが必要になり、ＩＣ化での小型化
が図れないという間１題があった。
量の大きいコンデンサが必要になり、ＩＣ化での小型化
が図れないという間１題があった。
また、もっと複雑なワイプパターンを発生させるには、
それだけ回路が必要になって回路量が増大し、また複雑
な回路設定が必要という問題があった。
それだけ回路が必要になって回路量が増大し、また複雑
な回路設定が必要という問題があった。
本発明はこのような従来の問題を解決するものであり、
演算の組み合わせの選択により多種多様なワイプパター
ンを発生することができると共に、全ての処理をディジ
タル化することができ、よって、ＡＳＴＣ化やＩＣ化を
容易なものとして回路規模の縮小化を図ることができる
ディジタルワイプパターン発生装置を提供することを目
的とするものである。
演算の組み合わせの選択により多種多様なワイプパター
ンを発生することができると共に、全ての処理をディジ
タル化することができ、よって、ＡＳＴＣ化やＩＣ化を
容易なものとして回路規模の縮小化を図ることができる
ディジタルワイプパターン発生装置を提供することを目
的とするものである。
課題を解決するだめの手段
本発明は」１記目的を達成するために、水平同期パルス
をカウントして画像の水平アドレスを発生する水平アド
レス発生手段と、水平同期、＜ルス及び垂直同期パルス
をカウントして画像の垂直アドレスを発生する垂直アド
レス発生手段と、水平アドレス及び垂直アドレスを入力
して中央処理装置から出力される所定の係数のもとにデ
ィジタル的に複数種類の演算を行ってその演算結果を任
意に組み合わせ且つ選択することによりワイプアドレス
データを得る演算手段と、中央処理装置から得られるス
ライスレベルから２乗スライスレベルを得る２乗回路と
、演算手段で得られたワイプアドレスデータをスライス
レベル及び２乗スライスレベルと比較してこのスライス
レベル及び２乗スライスレベルでスライスしてワイプパ
ターンを発生するマグニチュードコンパレータとを備え
る構成とした。
をカウントして画像の水平アドレスを発生する水平アド
レス発生手段と、水平同期、＜ルス及び垂直同期パルス
をカウントして画像の垂直アドレスを発生する垂直アド
レス発生手段と、水平アドレス及び垂直アドレスを入力
して中央処理装置から出力される所定の係数のもとにデ
ィジタル的に複数種類の演算を行ってその演算結果を任
意に組み合わせ且つ選択することによりワイプアドレス
データを得る演算手段と、中央処理装置から得られるス
ライスレベルから２乗スライスレベルを得る２乗回路と
、演算手段で得られたワイプアドレスデータをスライス
レベル及び２乗スライスレベルと比較してこのスライス
レベル及び２乗スライスレベルでスライスしてワイプパ
ターンを発生するマグニチュードコンパレータとを備え
る構成とした。
作用
本発明は上記構成により、演算の組み合わせの選択によ
り多種多様なワイプパターンを発生することができると
共に、全ての処理をディジタル化することができ、よっ
て、ＡＳＩＣ化やＩＣ化を容易なものとして回路規模の
縮小化を図ることができる。
り多種多様なワイプパターンを発生することができると
共に、全ての処理をディジタル化することができ、よっ
て、ＡＳＩＣ化やＩＣ化を容易なものとして回路規模の
縮小化を図ることができる。
実施例
第１図は本発明の一実施例の構成を示すものである。第
１図において、１０１は、クロックＣＬＩ（ごとに、水
平同期パルスＨをカウントして、画面の水平アドレスを
発生する水平アドレス発生手段としてのカウンタ、１０
２は、演算手段としての演算回路１１７の一構成要素で
あり、カウンタ１０１から発生した水平アドレスとＣＰ
Ｕ１１５から出力される係数１１５３との乗算を行って
、ビット長を正規化する乗算器である。
１図において、１０１は、クロックＣＬＩ（ごとに、水
平同期パルスＨをカウントして、画面の水平アドレスを
発生する水平アドレス発生手段としてのカウンタ、１０
２は、演算手段としての演算回路１１７の一構成要素で
あり、カウンタ１０１から発生した水平アドレスとＣＰ
Ｕ１１５から出力される係数１１５３との乗算を行って
、ビット長を正規化する乗算器である。
上記ＣＰＵ１１５は上記演算回路１１７にワイプパター
ンの選択や各種の係数１１５ａ〜１１５ｅを発生するも
のである。
ンの選択や各種の係数１１５ａ〜１１５ｅを発生するも
のである。
また、１０３は、ＣＰＵＩ １５から出力される係数１
１５ｂにより、乗算器１０２から出力される水平アドレ
スデータのビット操作を行って、後述するビット操作器
１１０と共に水平アドレスと垂直アドレスの復号を行っ
て、スダレパターンやランダムパターンの発生を行い、
かつビットシフト器１０４に出力するビット操作器であ
る。 上記ビットシフト器１０４は、ビット操作器１０
３から出力される各種ワイプパターンを、ＣＰＵ１１５
から出力される係数１１５ｃにおいてビットシフトを行
い、ワイプパターンのマルチ化や、モザイクパターンの
ワイプを可能にするものである。
１５ｂにより、乗算器１０２から出力される水平アドレ
スデータのビット操作を行って、後述するビット操作器
１１０と共に水平アドレスと垂直アドレスの復号を行っ
て、スダレパターンやランダムパターンの発生を行い、
かつビットシフト器１０４に出力するビット操作器であ
る。 上記ビットシフト器１０４は、ビット操作器１０
３から出力される各種ワイプパターンを、ＣＰＵ１１５
から出力される係数１１５ｃにおいてビットシフトを行
い、ワイプパターンのマルチ化や、モザイクパターンの
ワイプを可能にするものである。
１０５は、ＣＰＵＩ １５から出力される係数１１５ｄ
により、ビットシフト器１０４から出力されるワイプパ
ターンの位相を可変し、ワイプパターンのボジショニン
グを可能とする減算器である。
により、ビットシフト器１０４から出力されるワイプパ
ターンの位相を可変し、ワイプパターンのボジショニン
グを可能とする減算器である。
１０６は、減算器１０５の出力を受けて、丸ワイプのパ
ターンを加算選択器１０７に出力する２乗回路である。
ターンを加算選択器１０７に出力する２乗回路である。
一方、１０８は、水平同期パルスＨＤと垂直同期パルス
ＶＤをカウントして、画面の垂直アドレスを発生ずる垂
直アドレス発生手段としてのカウンタである。
ＶＤをカウントして、画面の垂直アドレスを発生ずる垂
直アドレス発生手段としてのカウンタである。
１０９は、カウンタ１０８から発生した垂直アドレスと
ＣＰＵ１１５から出力される係数１１５ａとの乗算を行
ってビット長を正規化する乗算器である。
ＣＰＵ１１５から出力される係数１１５ａとの乗算を行
ってビット長を正規化する乗算器である。
１１０は、ＣＰＵ１１５から出力される係数１１５ｂに
より、乗算器１０９から出力される垂直アドレスデータ
のビット操作を行って、上記ビット操作器１０３と共に
垂直アドレスと水平アドレスの復号を行って、スダレパ
ターンやランダムパターンを発生するビット操作器であ
る。
より、乗算器１０９から出力される垂直アドレスデータ
のビット操作を行って、上記ビット操作器１０３と共に
垂直アドレスと水平アドレスの復号を行って、スダレパ
ターンやランダムパターンを発生するビット操作器であ
る。
１１１は、ビット操作器１１から出力される各種ワイプ
パターンを、ＣＰＵ１１５から出力される係数１１５０
によりビットシフトを行い、ワイプパターンのマルチ化
や、モザイクパターンのワイプを可能にするビットシフ
ト器である。
パターンを、ＣＰＵ１１５から出力される係数１１５０
によりビットシフトを行い、ワイプパターンのマルチ化
や、モザイクパターンのワイプを可能にするビットシフ
ト器である。
１１２は、ＣＰＵ１１５から出力される係数１１５６に
よりビットシフト器１１１から出力されるワイプパター
ンの位相を可変し、ワイプパターンのボシショニングを
可能とする減算器である。
よりビットシフト器１１１から出力されるワイプパター
ンの位相を可変し、ワイプパターンのボシショニングを
可能とする減算器である。
１１３は、減算器１１２の出力を受けて、丸ワイプのパ
ターンを加算選択器１０７に出力する２乗回路である。
ターンを加算選択器１０７に出力する２乗回路である。
上記加算選択器１０７はＣＰＵ１１５から出力される係
数１１５ｅにおいて、減算器１０５及び２東回路１０６
から人力される水平アドレスデータと、減算器１１２及
び２東回路１１３から入力される垂直アドレスデータと
の加算、及びこれらの水平アドレスデータ、垂直アドレ
スデータの選択を行う加算選択器である。
数１１５ｅにおいて、減算器１０５及び２東回路１０６
から人力される水平アドレスデータと、減算器１１２及
び２東回路１１３から入力される垂直アドレスデータと
の加算、及びこれらの水平アドレスデータ、垂直アドレ
スデータの選択を行う加算選択器である。
かくして、乗算器１０２と１０９、ビット操作器１０３
と１１０、ビットシフト器１０４と１１１、減算器１０
５と１１２．２東回路１０６と１１３、加算選択器１０
７により、演算回路１１７を構成している。
と１１０、ビットシフト器１０４と１１１、減算器１０
５と１１２．２東回路１０６と１１３、加算選択器１０
７により、演算回路１１７を構成している。
さらに、１１６は、ＣＰＵ１１５から出力されるスライ
スレベルを２乗スライスレベルにする丸ワイプのための
２乗回路、１１８は、この２東回路１１６から出力され
る２東回路スライスレベルと、ＣＰＵ１１５から出力さ
れるスライスレベルとの選択を行うスイッチである。
スレベルを２乗スライスレベルにする丸ワイプのための
２乗回路、１１８は、この２東回路１１６から出力され
る２東回路スライスレベルと、ＣＰＵ１１５から出力さ
れるスライスレベルとの選択を行うスイッチである。
また、１１４は、ＣＰＵＩ １５から出力されるスライ
スレベル、及びスイッチ１１８で選択された２乗回路か
ら出力される２乗スライスレベルのいずれかと、加算選
択器１０７から出力されるワイドアドレスデータとの比
較を行って、ワイドパターンを発生するマグニチュード
コンパレータである。
スレベル、及びスイッチ１１８で選択された２乗回路か
ら出力される２乗スライスレベルのいずれかと、加算選
択器１０７から出力されるワイドアドレスデータとの比
較を行って、ワイドパターンを発生するマグニチュード
コンパレータである。
次に、上記実施例の動作について説明する。第１図にお
いて、カウンタ１０１と１０８にてそれぞれ発生した水
平アドレスデータ及び垂直アドレスデータは、それぞれ
ＣＰＵＩ １５よりの係数１１５２で乗算器１０２．１
０９にて乗算され、丸のアスペクト比の変更や正規化を
行う。
いて、カウンタ１０１と１０８にてそれぞれ発生した水
平アドレスデータ及び垂直アドレスデータは、それぞれ
ＣＰＵＩ １５よりの係数１１５２で乗算器１０２．１
０９にて乗算され、丸のアスペクト比の変更や正規化を
行う。
続いて、この乗算器１０２．１０９の各出力はビット操
作器１０３．１１０に送られ、このビット操作器１０３
にて水平アドレスデータのビット操作を、また、ビット
操作器１１０で垂直アドレスビットの操作をそれぞれ行
い、水平アドレスデータと垂直アドレスデータとの復号
をビット操作器１０３．１１ｏにおいてＣＰＵ１１５か
らの係数１１５ｂに基づいて行うことにより、スダレパ
ターンやランダムパターンを発生する。
作器１０３．１１０に送られ、このビット操作器１０３
にて水平アドレスデータのビット操作を、また、ビット
操作器１１０で垂直アドレスビットの操作をそれぞれ行
い、水平アドレスデータと垂直アドレスデータとの復号
をビット操作器１０３．１１ｏにおいてＣＰＵ１１５か
らの係数１１５ｂに基づいて行うことにより、スダレパ
ターンやランダムパターンを発生する。
さらに、ビット操作器１０３．１１０のそれぞれから出
力されたワイプパターンはそれぞれビットシフト器１０
４．１１１に送られ、これらのビットシフト器１０４．
１１１にてビットシフトをＣＰＵ１１５からの係数１１
５０において行い、ワイプパターンのマルチ化を行った
り、モザイクパターンのワイプを発生ずる。
力されたワイプパターンはそれぞれビットシフト器１０
４．１１１に送られ、これらのビットシフト器１０４．
１１１にてビットシフトをＣＰＵ１１５からの係数１１
５０において行い、ワイプパターンのマルチ化を行った
り、モザイクパターンのワイプを発生ずる。
このビットシフト器１０４．１１１の出力はそれぞれ減
算器１０５．１１２に送られ、この減算器１０５．１１
２において、ワイプパターンの位相をＣＰＵ１１５から
出力される係数１１５ｄで可変し、パターンのポジショ
ニングを行ってそれぞれ２東回路１０６．１１３に出力
する。
算器１０５．１１２に送られ、この減算器１０５．１１
２において、ワイプパターンの位相をＣＰＵ１１５から
出力される係数１１５ｄで可変し、パターンのポジショ
ニングを行ってそれぞれ２東回路１０６．１１３に出力
する。
この２東回路１０６．１１３は丸ワイプのための２乗回
路であり、減算器１０５．１１２の出力を２乗して、こ
れらの減算器１０５．１１２及び２東回路１０６．１１
３の出力を加算選択器１０７で加算する。
路であり、減算器１０５．１１２の出力を２乗して、こ
れらの減算器１０５．１１２及び２東回路１０６．１１
３の出力を加算選択器１０７で加算する。
この加算選択器１０７では、ＣＰＵ１１５からの係数１
１５ｅにおいて、それらの比率を選択し、丸、斜め、縦
横のワイプの組み合わせを決定する。
１５ｅにおいて、それらの比率を選択し、丸、斜め、縦
横のワイプの組み合わせを決定する。
一方、丸ワイプのための２東回路１１６はＣＰＵ１１５
からのスライスレベルデータを２乗して、２乗スライス
レベルの出力する。この２乗スライスレベルはスイッチ
１１８で選択されて、マグニチュードコンパレータ１１
４に出力される。
からのスライスレベルデータを２乗して、２乗スライス
レベルの出力する。この２乗スライスレベルはスイッチ
１１８で選択されて、マグニチュードコンパレータ１１
４に出力される。
このマグニチュードコンパレータ１１４においては、Ｃ
ＰＵ１１５から出力されるスライスレベルか、あるいは
、スイッチ１１８を経由した２東回路１１６で得られた
２乗スライスレベルデータかのいずれかと、加算選択器
１０７までの演算回路１１７で作られたワイプアドレス
データとの大小比較を行って、ワイプアドレスデータを
スライスレベルまたは２乗スライスレベルでスライスし
てワイプパターンを発生する。
ＰＵ１１５から出力されるスライスレベルか、あるいは
、スイッチ１１８を経由した２東回路１１６で得られた
２乗スライスレベルデータかのいずれかと、加算選択器
１０７までの演算回路１１７で作られたワイプアドレス
データとの大小比較を行って、ワイプアドレスデータを
スライスレベルまたは２乗スライスレベルでスライスし
てワイプパターンを発生する。
発明の効果
上述の如く本発明によれば、水平同期パルスをカウント
して画像の水平アドレスを発生ずる水平アドレス発生手
段と、水平同期パルス及び垂直同期パルスをカウントし
て画像の垂直アドレスを発生する垂直アドレス発生手段
と、水平アドレス及び垂直アドレスを入力して中央処理
装置から出力される所定の係数のもとにディジタル的に
複数種類の演算を行ってその演算結果を任意に組み合わ
せ且つ選択することによりワイプアドレスデータを得る
演算手段と、中央処理装置から得られるスライスレベル
から２乗スライスレベルを得る２乗回路と、演算手段で
得られたワイプアドレスデータをスライスレベル及び２
乗スライスレベルと比較してこのスライスレベル及び２
乗スライスレベルでスライスしてワイプパターンを発生
するマグニチュードコンパレータとを備える構成とした
。
して画像の水平アドレスを発生ずる水平アドレス発生手
段と、水平同期パルス及び垂直同期パルスをカウントし
て画像の垂直アドレスを発生する垂直アドレス発生手段
と、水平アドレス及び垂直アドレスを入力して中央処理
装置から出力される所定の係数のもとにディジタル的に
複数種類の演算を行ってその演算結果を任意に組み合わ
せ且つ選択することによりワイプアドレスデータを得る
演算手段と、中央処理装置から得られるスライスレベル
から２乗スライスレベルを得る２乗回路と、演算手段で
得られたワイプアドレスデータをスライスレベル及び２
乗スライスレベルと比較してこのスライスレベル及び２
乗スライスレベルでスライスしてワイプパターンを発生
するマグニチュードコンパレータとを備える構成とした
。
このため、演算の組み合わせの選択により多種多様なワ
イプパターンを発生することができると共に、全ての処
理をディジタル化することができ、よって、ＡＳＩＣ化
やＩＣ化を容易なものとして回路規模の縮小化を図るこ
とができる。
イプパターンを発生することができると共に、全ての処
理をディジタル化することができ、よって、ＡＳＩＣ化
やＩＣ化を容易なものとして回路規模の縮小化を図るこ
とができる。
第１図は本発明の一実施例におけるディジタルワイプパ
ターン発生装置の概略ブロック図、第２図は従来のワイ
プパターン発生装置の概略ブロック図である。 １０］−１１０８・・・カウンタ、１０２．１０９・・
乗算器、１０３．１１０・・ビット操作器、１０４．１
１１・・・ビットシフト器、１０５．１１２・・・減算
器、１０６．１１６・・・２乗回路、１０７・・・加算
選択器、１１４・・・マグニチュードコンパレータ、１
１５・・・中央処理装置（ＣＰＵ）、１１７・・・演算
器。
ターン発生装置の概略ブロック図、第２図は従来のワイ
プパターン発生装置の概略ブロック図である。 １０］−１１０８・・・カウンタ、１０２．１０９・・
乗算器、１０３．１１０・・ビット操作器、１０４．１
１１・・・ビットシフト器、１０５．１１２・・・減算
器、１０６．１１６・・・２乗回路、１０７・・・加算
選択器、１１４・・・マグニチュードコンパレータ、１
１５・・・中央処理装置（ＣＰＵ）、１１７・・・演算
器。
Claims (1)
- 水平同期パルスをカウントして画像の水平アドレスを発
生する水平アドレス発生手段と、水平同期パルス及び垂
直同期パルスをカウントして画像の垂直アドレスを発生
する垂直アドレス発生手段と、水平アドレス及び垂直ア
ドレスを入力して中央処理装置から出力される所定の係
数のもとにディジタル的に複数種類の演算を行ってその
演算結果を任意に組み合わせ且つ選択することによりワ
イプアドレスデータを得る演算手段と、中央処理装置か
ら得られるスライスレベルから２乗スライスレベルを得
る２乗回路と、演算手段で得られたワイプアドレスデー
タをスライスレベル及び２乗スライスレベルと比較して
このスライスレベル及び２乗スライスレベルでスライス
してワイプパターンを発生するマグニチュードコンパレ
ータとを備えたディジタルワイプパターン発生装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2163324A JPH0453371A (ja) | 1990-06-21 | 1990-06-21 | ディジタルワイプパターン発生装置 |
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| EP91305514A EP0462805B1 (en) | 1990-06-21 | 1991-06-18 | Digital wipe pattern generating device |
| DE69130010T DE69130010T2 (de) | 1990-06-21 | 1991-06-18 | Digitaler Wischeffektmustergenerator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2163324A JPH0453371A (ja) | 1990-06-21 | 1990-06-21 | ディジタルワイプパターン発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0453371A true JPH0453371A (ja) | 1992-02-20 |
Family
ID=15771683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2163324A Pending JPH0453371A (ja) | 1990-06-21 | 1990-06-21 | ディジタルワイプパターン発生装置 |
Country Status (4)
| Country | Link |
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| EP (1) | EP0462805B1 (ja) |
| JP (1) | JPH0453371A (ja) |
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- 1991-06-18 EP EP91305514A patent/EP0462805B1/en not_active Expired - Lifetime
Patent Citations (1)
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Also Published As
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| EP0462805A3 (en) | 1992-12-09 |
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