JP3447863B2 - 映像信号処理装置 - Google Patents
映像信号処理装置Info
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- JP3447863B2 JP3447863B2 JP25235995A JP25235995A JP3447863B2 JP 3447863 B2 JP3447863 B2 JP 3447863B2 JP 25235995 A JP25235995 A JP 25235995A JP 25235995 A JP25235995 A JP 25235995A JP 3447863 B2 JP3447863 B2 JP 3447863B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、撮像装置等で非線形処
理回路を使用する映像信号処理装置に関するものであ
る。 【０００２】 【従来の技術】撮像装置等の映像信号処理装置で、例え
ばガンマ・ニー補正回路では、階調補正のためにルック
アップテーブル（ＬＵＴ）形式のメモリ回路構成を使用
した様々な信号処理が施されている。 【０００３】図２および図３に従来の映像信号処理装置
を示す。図２において、映像入力信号をＮビットとした
場合、メモリ１１は２N アドレスを持ち、入力されたア
ドレスに対応するデータがメモリ１１から出力される。
メモリ回路の規模は、入力信号のビット数Ｎに依存し、
Ｎを大きくするとメモリ回路の規模も大きくなる。また
図３において、映像入力信号Ｎビットに対して、１／
（２x ）（ｘは、１、２、・・・）倍あるいはビットシ
フト１２によりビット数をｘビット削減した場合、メモ
リ１３は、２(N-x) アドレスを持ち、入力されたアドレ
スに対応するデータがメモリ１３から出力される。メモ
リ回路の規模は、入力信号のビット数（Ｎ−ｘ）に依存
し、ｘ値を大きくすることによりメモリ回路の規模を小
さくすることが可能である。 【０００４】 【発明が解決しようとする課題】しかしながら、このよ
うな従来の信号処理装置では、図２において、映像入力
信号Ｎビットに対して、２N アドレスを持つメモリ回路
構成となっているため、映像入力信号のビット数が取り
得るアドレス数に対するメモリ１１の出力信号のデータ
数とは１対１の関係となり、階調性は良いが、メモリ回
路の規模は非常に大きくなるという問題があった。また
図３において、２(N-x) アドレスを持つメモリ回路構成
とした場合、メモリ回路の規模は小さくなるが、映像入
力信号のビット数が取り得るアドレス数に対するメモリ
１３の出力信号のデータ数との関係は１対１／（２X ）
となり、ｘ値が大きくほど階調性が悪化するという問題
があった。 【０００５】本発明は、このような従来の問題を解決す
るものであり、メモリ回路の規模を削減すると同時に、
映像入力信号に対するメモリ回路出力の階調性が優れた
映像信号処理装置を提供することを目的とする。 【０００６】 【課題を解決するための手段】本発明は、上記目的を達
成するために、ビット分割回路で信号を上位ビット信号
と下位ビット信号とに分割し、上位ビット信号である第
１の出力信号とこの第１の出力信号に対して一定値を加
算する加算回路出力とを信号選択回路で切り換え、信号
選択回路の出力をアドレス入力として動作するメモリの
出力とビット分割回路の下位ビット信号である第２の出
力信号とから補間信号を生成する内挿回路を備え、ま
た、前記内挿回路が、前記第３の出力信号を遅延させる
遅延回路と、前記ビット分割回路の第２の出力信号から
前記遅延回路で遅延された第３の出力信号および前記第
４の出力信号のそれぞれに対し重み付けを行う補間係数
信号を発生する補間係数発生回路と、前記補間係数発生
回路からの補間係数信号により前記遅延回路で遅延され
た第３の出力信号および前記第４の出力信号のそれぞれ
に対し乗算する乗算器と、前記乗算器のそれぞれの出力
信号を加算する加算器とを備えたものである。 【０００７】 【作用】本発明によれば、上記の構成により、映像入力
信号Ｎビットに対して、２(N-x)アドレスを持つメモリ
回路で構成可能となり、メモリ回路の規模を削減しなが
ら、内挿回路により隣り合うアドレスに対応するデータ
間に２X 段階の補間信号を生成することで、映像入力信
号のビット数が取り得るアドレス数に対する出力信号の
データ数とは１対１の関係となり、階調性において、２
N アドレスを持つメモリ回路で構成される方式と同等の
性能を実現できる。また、前記メモリの第３の出力信号
を遅延させる遅延回路と、前記ビット分割回路の第２の
出力信号から前記遅延回路で遅延された第３の出力信号
と第４の出力信号のそれぞれに対し重み付けを行なう補
間係数信号を発生する補間係数発生回路と、前記補間係
数発生回路からの補間係数信号により前記遅延回路で遅
延された第３の出力信号と前記第４の出力信号のそれぞ
れに対し乗算する乗算器と、前記乗算器のそれぞれの出
力信号を加算する加算器とを備えたことにより、補間係
数発生回路からの出力信号のそれぞれに対し重み付けを
行なうことにより、さらに階調性の優れた映像処理装置
とすることができるという作用を有する。 【０００８】 【実施例】以下、本発明の一実施例について図１を参照
しながら説明する。図１において、１は映像入力信号に
対して上位ビットと下位ビットに分割するビット分割回
路、２は信号入力に対して任意の値を加算する加算回
路、３は２信号入力のうち任意の１信号を出力する信号
選択回路、４は信号入力をアドレスとし、そのアドレス
に対応したデータを出力するメモリ、５は補間信号を生
成する内挿回路である。内挿回路５の回路構成を以下に
示す。６は任意の周期を遅延させる遅延回路、７は信号
入力に対して補間係数信号を発生する補間係数発生回
路、８、９は各々信号入力と補間係数発生回路７の各々
の補間係数とを乗算する乗算器、１０は２信号入力を加
算する加算器である。 【０００９】以下、本発明の一実施例であるガンマ・ニ
ー補正回路の動作について説明する。図１において、ク
ロック周期Ｔの映像入力信号をビット分割回路で下位ｘ
ビットと上位（Ｎ−ｘ）ビットの信号に分割する。上位
（Ｎ−ｘ）ビットの信号は、そのまま信号選択回路３に
入力する信号系統と加算回路２により＋１加算処理を行
なった後、信号選択回路３に入力する信号系統とに分か
れる。それぞれの信号系統からの信号入力を信号選択回
路３において周期Ｔのクロックで切り換え、その信号出
力をメモリ４のアドレス信号として入力する。このアド
レス信号によりメモリ４の出力は、上位（Ｎ−ｘ）ビッ
トで示すアドレス信号に対応するデータ１と、上位（Ｎ
−ｘ）ビットで示すアドレス信号に＋１加算したアドレ
ス信号に対応するデータ２とがＴ／２周期で出力され、
内挿回路５の入力信号となる。 【００１０】内挿回路５において、データ１は、周期Ｔ
のクロックの反転信号をクロックとして入力する遅延回
路６で半周期（Ｔ／２）遅延させた後、乗算器８に入力
され、データ２は、周期Ｔのクロックで乗算器９に入力
される。ビット分割回路１で分割された下位ｘビットの
信号は、補間係数発生回路７に入力され、補間信号を生
成するために、乗算器８，９に入力する各係数を下位ｘ
ビットの信号から選択し、乗算器８、９において、各々
の信号入力に対して選択された係数で重み付けを行な
う。乗算器８、９の演算結果は、加算器１０により加算
合成し、補間信号を生成する。 【００１１】なお乗算器８、９は、ｘ値が小さなときに
は加算器による構成で簡単に実現できることは言うまで
もない。 【００１２】このように、上記実施例によれば、メモリ
４の前の信号ビット数は、（Ｎ−ｘ）ビットとなり、従
来のメモリ回路の規模より小さな構成で実現できる。ま
た内挿回路５により補間信号を生成することで、映像入
力信号のビット数が取り得るアドレス数に対して出力信
号のデータ数は１対１の関係となり、階調性の優れた回
路となる。 【００１３】 【発明の効果】本発明は、上記実施例から明らかなよう
に、従来の映像信号処理装置におけるメモリ回路の規模
を小さくすることが可能となるため、ＬＳＩ化が容易と
なり、低価格なＬＳＩを提供できる効果を有する。ま
た、内挿回路により、同規模のメモリ回路より階調性が
向上し、より細かな信号処理が可能となる効果を有す
る。
理回路を使用する映像信号処理装置に関するものであ
る。 【０００２】 【従来の技術】撮像装置等の映像信号処理装置で、例え
ばガンマ・ニー補正回路では、階調補正のためにルック
アップテーブル（ＬＵＴ）形式のメモリ回路構成を使用
した様々な信号処理が施されている。 【０００３】図２および図３に従来の映像信号処理装置
を示す。図２において、映像入力信号をＮビットとした
場合、メモリ１１は２N アドレスを持ち、入力されたア
ドレスに対応するデータがメモリ１１から出力される。
メモリ回路の規模は、入力信号のビット数Ｎに依存し、
Ｎを大きくするとメモリ回路の規模も大きくなる。また
図３において、映像入力信号Ｎビットに対して、１／
（２x ）（ｘは、１、２、・・・）倍あるいはビットシ
フト１２によりビット数をｘビット削減した場合、メモ
リ１３は、２(N-x) アドレスを持ち、入力されたアドレ
スに対応するデータがメモリ１３から出力される。メモ
リ回路の規模は、入力信号のビット数（Ｎ−ｘ）に依存
し、ｘ値を大きくすることによりメモリ回路の規模を小
さくすることが可能である。 【０００４】 【発明が解決しようとする課題】しかしながら、このよ
うな従来の信号処理装置では、図２において、映像入力
信号Ｎビットに対して、２N アドレスを持つメモリ回路
構成となっているため、映像入力信号のビット数が取り
得るアドレス数に対するメモリ１１の出力信号のデータ
数とは１対１の関係となり、階調性は良いが、メモリ回
路の規模は非常に大きくなるという問題があった。また
図３において、２(N-x) アドレスを持つメモリ回路構成
とした場合、メモリ回路の規模は小さくなるが、映像入
力信号のビット数が取り得るアドレス数に対するメモリ
１３の出力信号のデータ数との関係は１対１／（２X ）
となり、ｘ値が大きくほど階調性が悪化するという問題
があった。 【０００５】本発明は、このような従来の問題を解決す
るものであり、メモリ回路の規模を削減すると同時に、
映像入力信号に対するメモリ回路出力の階調性が優れた
映像信号処理装置を提供することを目的とする。 【０００６】 【課題を解決するための手段】本発明は、上記目的を達
成するために、ビット分割回路で信号を上位ビット信号
と下位ビット信号とに分割し、上位ビット信号である第
１の出力信号とこの第１の出力信号に対して一定値を加
算する加算回路出力とを信号選択回路で切り換え、信号
選択回路の出力をアドレス入力として動作するメモリの
出力とビット分割回路の下位ビット信号である第２の出
力信号とから補間信号を生成する内挿回路を備え、ま
た、前記内挿回路が、前記第３の出力信号を遅延させる
遅延回路と、前記ビット分割回路の第２の出力信号から
前記遅延回路で遅延された第３の出力信号および前記第
４の出力信号のそれぞれに対し重み付けを行う補間係数
信号を発生する補間係数発生回路と、前記補間係数発生
回路からの補間係数信号により前記遅延回路で遅延され
た第３の出力信号および前記第４の出力信号のそれぞれ
に対し乗算する乗算器と、前記乗算器のそれぞれの出力
信号を加算する加算器とを備えたものである。 【０００７】 【作用】本発明によれば、上記の構成により、映像入力
信号Ｎビットに対して、２(N-x)アドレスを持つメモリ
回路で構成可能となり、メモリ回路の規模を削減しなが
ら、内挿回路により隣り合うアドレスに対応するデータ
間に２X 段階の補間信号を生成することで、映像入力信
号のビット数が取り得るアドレス数に対する出力信号の
データ数とは１対１の関係となり、階調性において、２
N アドレスを持つメモリ回路で構成される方式と同等の
性能を実現できる。また、前記メモリの第３の出力信号
を遅延させる遅延回路と、前記ビット分割回路の第２の
出力信号から前記遅延回路で遅延された第３の出力信号
と第４の出力信号のそれぞれに対し重み付けを行なう補
間係数信号を発生する補間係数発生回路と、前記補間係
数発生回路からの補間係数信号により前記遅延回路で遅
延された第３の出力信号と前記第４の出力信号のそれぞ
れに対し乗算する乗算器と、前記乗算器のそれぞれの出
力信号を加算する加算器とを備えたことにより、補間係
数発生回路からの出力信号のそれぞれに対し重み付けを
行なうことにより、さらに階調性の優れた映像処理装置
とすることができるという作用を有する。 【０００８】 【実施例】以下、本発明の一実施例について図１を参照
しながら説明する。図１において、１は映像入力信号に
対して上位ビットと下位ビットに分割するビット分割回
路、２は信号入力に対して任意の値を加算する加算回
路、３は２信号入力のうち任意の１信号を出力する信号
選択回路、４は信号入力をアドレスとし、そのアドレス
に対応したデータを出力するメモリ、５は補間信号を生
成する内挿回路である。内挿回路５の回路構成を以下に
示す。６は任意の周期を遅延させる遅延回路、７は信号
入力に対して補間係数信号を発生する補間係数発生回
路、８、９は各々信号入力と補間係数発生回路７の各々
の補間係数とを乗算する乗算器、１０は２信号入力を加
算する加算器である。 【０００９】以下、本発明の一実施例であるガンマ・ニ
ー補正回路の動作について説明する。図１において、ク
ロック周期Ｔの映像入力信号をビット分割回路で下位ｘ
ビットと上位（Ｎ−ｘ）ビットの信号に分割する。上位
（Ｎ−ｘ）ビットの信号は、そのまま信号選択回路３に
入力する信号系統と加算回路２により＋１加算処理を行
なった後、信号選択回路３に入力する信号系統とに分か
れる。それぞれの信号系統からの信号入力を信号選択回
路３において周期Ｔのクロックで切り換え、その信号出
力をメモリ４のアドレス信号として入力する。このアド
レス信号によりメモリ４の出力は、上位（Ｎ−ｘ）ビッ
トで示すアドレス信号に対応するデータ１と、上位（Ｎ
−ｘ）ビットで示すアドレス信号に＋１加算したアドレ
ス信号に対応するデータ２とがＴ／２周期で出力され、
内挿回路５の入力信号となる。 【００１０】内挿回路５において、データ１は、周期Ｔ
のクロックの反転信号をクロックとして入力する遅延回
路６で半周期（Ｔ／２）遅延させた後、乗算器８に入力
され、データ２は、周期Ｔのクロックで乗算器９に入力
される。ビット分割回路１で分割された下位ｘビットの
信号は、補間係数発生回路７に入力され、補間信号を生
成するために、乗算器８，９に入力する各係数を下位ｘ
ビットの信号から選択し、乗算器８、９において、各々
の信号入力に対して選択された係数で重み付けを行な
う。乗算器８、９の演算結果は、加算器１０により加算
合成し、補間信号を生成する。 【００１１】なお乗算器８、９は、ｘ値が小さなときに
は加算器による構成で簡単に実現できることは言うまで
もない。 【００１２】このように、上記実施例によれば、メモリ
４の前の信号ビット数は、（Ｎ−ｘ）ビットとなり、従
来のメモリ回路の規模より小さな構成で実現できる。ま
た内挿回路５により補間信号を生成することで、映像入
力信号のビット数が取り得るアドレス数に対して出力信
号のデータ数は１対１の関係となり、階調性の優れた回
路となる。 【００１３】 【発明の効果】本発明は、上記実施例から明らかなよう
に、従来の映像信号処理装置におけるメモリ回路の規模
を小さくすることが可能となるため、ＬＳＩ化が容易と
なり、低価格なＬＳＩを提供できる効果を有する。ま
た、内挿回路により、同規模のメモリ回路より階調性が
向上し、より細かな信号処理が可能となる効果を有す
る。
【図面の簡単な説明】
【図１】本発明の一実施例における映像信号処理装置の
概略構成を示すブロック図 【図２】従来の映像信号処理装置の概略構成を示すブロ
ック図 【図３】従来の別の映像信号処理装置の概略構成を示す
ブロック図 【符号の説明】 １ ビット分割回路 ２ 加算回路 ３ 信号選択回路 ４ メモリ ５ 内挿回路 ６ 遅延回路 ７ 補間係数発生回路 ８、９ 乗算器 １０ 加算器
概略構成を示すブロック図 【図２】従来の映像信号処理装置の概略構成を示すブロ
ック図 【図３】従来の別の映像信号処理装置の概略構成を示す
ブロック図 【符号の説明】 １ ビット分割回路 ２ 加算回路 ３ 信号選択回路 ４ メモリ ５ 内挿回路 ６ 遅延回路 ７ 補間係数発生回路 ８、９ 乗算器 １０ 加算器
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04N 5/14 - 5/217
H04N 5/907
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 映像入力信号を上位ビット信号と下位ビ
ット信号とに分割するビット分割回路と、前記ビット分
割回路の上位ビット信号である第１の出力信号に一定値
を加算する加算回路と、前記ビット分割回路の第１の出
力信号と前記加算回路の出力信号とを切り換えて出力す
る信号選択回路と、前記信号選択回路において出力され
た出力信号をアドレス信号として入力し、前記アドレス
信号に対応して出力される第３の出力信号と前記アドレ
ス信号に対応して出力される第４の出力信号とを切り換
えて出力するメモリと、前記ビット分割回路の下位ビッ
ト信号である第２の出力信号と前記メモリから出力され
る第３の出力信号および第４の出力信号とから補間信号
を生成する内挿回路とを備え、前記内挿回路が、前記第
３の出力信号を遅延させる遅延回路と、前記ビット分割
回路の第２の出力信号から前記遅延回路で遅延された第
３の出力信号および前記第４の出力信号のそれぞれに対
し重み付けを行う補間係数信号を発生する補間係数発生
回路と、前記補間係数発生回路からの補間係数信号によ
り前記遅延回路で遅延された第３の出力信号および前記
第４の出力信号のそれぞれに対し乗算する乗算器と、前
記乗算器のそれぞれの出力信号を加算する加算器とを備
えた映像信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25235995A JP3447863B2 (ja) | 1995-09-29 | 1995-09-29 | 映像信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25235995A JP3447863B2 (ja) | 1995-09-29 | 1995-09-29 | 映像信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0998309A JPH0998309A (ja) | 1997-04-08 |
| JP3447863B2 true JP3447863B2 (ja) | 2003-09-16 |
Family
ID=17236204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25235995A Expired - Fee Related JP3447863B2 (ja) | 1995-09-29 | 1995-09-29 | 映像信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3447863B2 (ja) |
-
1995
- 1995-09-29 JP JP25235995A patent/JP3447863B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0998309A (ja) | 1997-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |