JP3757873B2 - ビットリダクション装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は映像信号のビット数を階調性を確保したままで削減を行うビットリダクション装置に関するものである。
【０００２】
【従来の技術】
一般に、デジタル信号処理においてはデジタル化するビット数が多ければ多いほど階調性は向上するが、ビット数の増加により回路規模やデバイスのピン数がが増大するという課題が発生する。そのために特開２０００−２２４０４７号公報で記載されているようなデジタル信号処理にて階調性を確保したまま、ビット数を削減する方法が色々と提案されている。さらにもっと一般的な回路としてはノイズシェーピングとして加算器と遅延器を用いたビット数削減回路がよく用いられている。この先行技術を、簡単に、従来例として図３を用いて説明する。
【０００３】
ｍビットの入力信号が入力され画質補正回路１で様々なデジタル信号処理が行われる。その際入力信号ｍビットのビット精度を損なわないように信号処理の内容に応じてビット処理がなされる。その後、例えば液晶パネルなどの固定画素数の表示デバイスに画像を表示させる為には、入力信号の画素数を表示デバイスの画素数にあわせるために画素数変換（スケーリング処理）が一般的に用いられる。
タイミング発生回路２では入力の同期信号から画素数変換に必要な補間タイミングや補間係数、後段のＦＩＦＯへの書き込みタイミングを制御するイネーブル信号等を発生する。画質補正回路１の出力は補間回路３でタイミング発生回路２からの信号に基づいて解像度の変換を行うための補間処理を行う。補間処理をされたデジタル信号は入力信号と同じｍビットのビット精度を保っているとする。
【０００４】
その後例えば液晶パネルのビット数がｎビットだとするとどこかでビット数の削減を行う必要がある。通常ＦＩＦＯはビット数に応じて回路規模が大きくなるので、間引きを行うＦＩＦＯ６の前段でビット数を削減するのが望ましい。そこで加算器４と第２の遅延器７から構成されるノイズシェーピング回路でビット数の削減を行う。その際の様子を示したのが図４である。図４の例ではｍ＝１０、ｎ＝８としている。補間回路３の出力が１６進数で30Fである場合。１０進数で表すと７８３である。これを８ビットに変換すると１９５．７５であるが、単純な切捨てでは１９５となり小数点以下の成分、すなわち１０ビットの下位２ビットの成分が無視されてしまう。ノイズシェーピング回路はその失われる２ビットの成分をＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）化して上位ビットに加算することで、積分効果により下位ビットの情報を擬似的に再現するものである。遅延器７の出力の下位２ビットを加算器４にてｍビットの補間回路３の出力と加算した後、遅延器７に入力、遅延器７の出力の下位２ビットを除く上位ビットを出力とすることで、上記下位ビットのＰＷＭ処理が可能となる。ここで、一般的に加算器４ではオーバーフローするため後段にリミッタを設けることは言うまでもない。図４（２）はノイズシェーピング回路によりビット数が８ビットに変換された後のタイミングチャートを示している。１０ビットで３０Fの信号をC３、C４、C４、C４、C３、C４、C４、C４…と変換している。C3は１０進数で１９５、C４は１９６である。C３、C４、C４、C４を積分すると１９５．７５となり、擬似的に１０ビットの精度が出ていることがわかる。その後ＦＩＦＯ６にタイミング発生回路で発生されたイネーブルパルスに応じて書き込みを行い、連続して読み出すことで画素数変換された出力を得ることができる。
【０００５】
【発明が解決しようとする課題】
しかし上述のような処理では、例えば間引きで１／２にする場合には、せっかくＰＷＭ化された下位ビット成分も１／２に間引かれてしまう。図４（３）は１／２に間引く際のイネーブルパルスを示し、図４（４）はＦＩＦＯ６の出力を示す。C３、C４、C４、C４、C３、C４、C４、C４…となっていた信号系列がＣ３，Ｃ４、Ｃ３、Ｃ４…となっているのがわかる。すなわち１９５．５となってしまっている。また、上記例は入力信号が変化しないＤＣの例を述べたが、一般的に映像信号は刻々と変化する信号であり、その高周波成分がビートノイズとなって現れることは広く知られている。
【０００６】
【課題を解決するための手段】
前記課題を解決するために本発明のビットリダクション装置は、入力信号のビット数を削減するとともに階調性を損なわないよう処理するデジタル回路において、後段の間引き回路での折り返し歪みを発生しないように間引き用イネーブルパルスで遅延器を制御することで、階調性の確保とビートノイズの発生を防ぐことを特徴とするものである。
【０００９】
（実施の形態１）
図１は本発明のビットリダクション装置の構成図の一例である。図１において、１は入力映像信号の画質を改善する画質補正回路、２は入力の同期信号から画素数変換に必要な補間タイミングや補間係数、後段のＦＩＦＯへの書き込みタイミングを制御するイネーブル信号等を発生するタイミング発生回路、３は前記タイミング発生回路２からの信号に基づいて解像度の変換を行うための補間処理を行う補間回路、４は前記補間回路３の出力と遅延器５の出力の下位ビットを加算する加算器、５は前記加算器４の出力を前記タイミング発生回路２からのイネーブル信号に同期して遅延させる第１の遅延器、６は前記遅延器の上位ビットを前記タイミング発生回路２からのイネーブル信号に同期して書き込みを行うＦＩＦＯである。
【００１０】
また、図２は発明のビットリダクション装置の動作を示したタイミングチャートで（１）は補間回路３からのｍビットの出力信号、（２）は遅延器５の出力の上位ビットの出力信号、（３）はタイミング発生回路２からのイネーブルパルス、（４）はＦＩＦＯ６の出力である。
【００１１】
以下に具体的な動作を説明する。
【００１２】
ｍビットの入力信号が入力され画質補正回路１で様々なデジタル信号処理が行われる。その際入力信号ｍビットのビット精度を損なわないように信号処理の内容に応じてビット処理がなされる。その後、例えば液晶パネルなどの固定画素数の表示デバイスに画像を表示させる為には、入力信号の画素数を表示デバイスの画素数にあわせるために画素数変換（スケーリング処理）が一般的に用いられる。
【００１３】
タイミング発生回路２では入力の同期信号から画素数変換に必要な補間タイミングや補間係数、後段のＦＩＦＯへの書き込みタイミングを制御するイネーブル信号等を発生する。画質補正回路１の出力は補間回路３でタイミング発生回路２からの信号に基づいて解像度の変換を行うための補間処理を行う。補間処理をされたデジタル信号は入力信号と同じｍビットのビット精度を保っているとする。
【００１４】
その後、例えば液晶パネルのビット数がｎビットだとするとどこかでビット数の削減を行う必要がある。そこで加算器４と遅延器５から構成されるノイズシェーピング回路でビット数の削減を行う。その際の様子を示したのが図２である。図４の例ではｍ＝１０、ｎ＝８としている。補間回路３の出力が１６進数で30Fである場合、１０進数で表すと７８３である。これを８ビットに変換すると１９５．７５である。遅延器５はタイミング発生回路２のイネーブルパルスに同期して動作するので、下位２ビットの成分のフィードバックもそれに同期する。そのため遅延器５の出力は図２（２）のようになる。図２（２）はノイズシェーピング回路によりビット数が８ビットに変換された後のタイミングチャートを示している。１０ビットで３０Fの信号をC３、C４、C４、C４、C３、C４、C４、C４…と変換している。C3は１０進数で１９５、C４は１９６である。C３、C４、C４、C４を積分すると１９５．７５となり、擬似的に１０ビットの精度が出ていることがわかる。その後ＦＩＦＯ６にタイミング発生回路で発生されたイネーブルパルスに応じて書き込みを行い、連続して読み出すことで画素数変換された出力を得ることができる。
【００１５】
【発明の効果】
以上のように本発明によれば、入力信号のビット数を削減するとともに階調性を損なわないよう処理するデジタル回路において、後段の間引き回路での折り返し歪みを発生しないように間引き用イネーブルパルスで遅延器を制御することで、階調性の確保とビートノイズの発生を防ぐことが可能になる。
【図面の簡単な説明】
【図１】本発明の発明実施の形態１のビットリダクション装置のブロック図を示した図
【図２】同装置における動作を示したタイミングチャート
【図３】従来のビットリダクション装置の一例を示した図
【図４】従来のビットリダクション装置における動作を示したタイミングチャート
【符号の説明】
１ 画質補正回路
２ タイミング発生回路
３ 補間回路
４ 加算器
５ 遅延器１
６ ＦＩＦＯ
７ 遅延器２
【発明の属する技術分野】
本発明は映像信号のビット数を階調性を確保したままで削減を行うビットリダクション装置に関するものである。
【０００２】
【従来の技術】
一般に、デジタル信号処理においてはデジタル化するビット数が多ければ多いほど階調性は向上するが、ビット数の増加により回路規模やデバイスのピン数がが増大するという課題が発生する。そのために特開２０００−２２４０４７号公報で記載されているようなデジタル信号処理にて階調性を確保したまま、ビット数を削減する方法が色々と提案されている。さらにもっと一般的な回路としてはノイズシェーピングとして加算器と遅延器を用いたビット数削減回路がよく用いられている。この先行技術を、簡単に、従来例として図３を用いて説明する。
【０００３】
ｍビットの入力信号が入力され画質補正回路１で様々なデジタル信号処理が行われる。その際入力信号ｍビットのビット精度を損なわないように信号処理の内容に応じてビット処理がなされる。その後、例えば液晶パネルなどの固定画素数の表示デバイスに画像を表示させる為には、入力信号の画素数を表示デバイスの画素数にあわせるために画素数変換（スケーリング処理）が一般的に用いられる。
タイミング発生回路２では入力の同期信号から画素数変換に必要な補間タイミングや補間係数、後段のＦＩＦＯへの書き込みタイミングを制御するイネーブル信号等を発生する。画質補正回路１の出力は補間回路３でタイミング発生回路２からの信号に基づいて解像度の変換を行うための補間処理を行う。補間処理をされたデジタル信号は入力信号と同じｍビットのビット精度を保っているとする。
【０００４】
その後例えば液晶パネルのビット数がｎビットだとするとどこかでビット数の削減を行う必要がある。通常ＦＩＦＯはビット数に応じて回路規模が大きくなるので、間引きを行うＦＩＦＯ６の前段でビット数を削減するのが望ましい。そこで加算器４と第２の遅延器７から構成されるノイズシェーピング回路でビット数の削減を行う。その際の様子を示したのが図４である。図４の例ではｍ＝１０、ｎ＝８としている。補間回路３の出力が１６進数で30Fである場合。１０進数で表すと７８３である。これを８ビットに変換すると１９５．７５であるが、単純な切捨てでは１９５となり小数点以下の成分、すなわち１０ビットの下位２ビットの成分が無視されてしまう。ノイズシェーピング回路はその失われる２ビットの成分をＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）化して上位ビットに加算することで、積分効果により下位ビットの情報を擬似的に再現するものである。遅延器７の出力の下位２ビットを加算器４にてｍビットの補間回路３の出力と加算した後、遅延器７に入力、遅延器７の出力の下位２ビットを除く上位ビットを出力とすることで、上記下位ビットのＰＷＭ処理が可能となる。ここで、一般的に加算器４ではオーバーフローするため後段にリミッタを設けることは言うまでもない。図４（２）はノイズシェーピング回路によりビット数が８ビットに変換された後のタイミングチャートを示している。１０ビットで３０Fの信号をC３、C４、C４、C４、C３、C４、C４、C４…と変換している。C3は１０進数で１９５、C４は１９６である。C３、C４、C４、C４を積分すると１９５．７５となり、擬似的に１０ビットの精度が出ていることがわかる。その後ＦＩＦＯ６にタイミング発生回路で発生されたイネーブルパルスに応じて書き込みを行い、連続して読み出すことで画素数変換された出力を得ることができる。
【０００５】
【発明が解決しようとする課題】
しかし上述のような処理では、例えば間引きで１／２にする場合には、せっかくＰＷＭ化された下位ビット成分も１／２に間引かれてしまう。図４（３）は１／２に間引く際のイネーブルパルスを示し、図４（４）はＦＩＦＯ６の出力を示す。C３、C４、C４、C４、C３、C４、C４、C４…となっていた信号系列がＣ３，Ｃ４、Ｃ３、Ｃ４…となっているのがわかる。すなわち１９５．５となってしまっている。また、上記例は入力信号が変化しないＤＣの例を述べたが、一般的に映像信号は刻々と変化する信号であり、その高周波成分がビートノイズとなって現れることは広く知られている。
【０００６】
【課題を解決するための手段】
前記課題を解決するために本発明のビットリダクション装置は、入力信号のビット数を削減するとともに階調性を損なわないよう処理するデジタル回路において、後段の間引き回路での折り返し歪みを発生しないように間引き用イネーブルパルスで遅延器を制御することで、階調性の確保とビートノイズの発生を防ぐことを特徴とするものである。
【０００９】
（実施の形態１）
図１は本発明のビットリダクション装置の構成図の一例である。図１において、１は入力映像信号の画質を改善する画質補正回路、２は入力の同期信号から画素数変換に必要な補間タイミングや補間係数、後段のＦＩＦＯへの書き込みタイミングを制御するイネーブル信号等を発生するタイミング発生回路、３は前記タイミング発生回路２からの信号に基づいて解像度の変換を行うための補間処理を行う補間回路、４は前記補間回路３の出力と遅延器５の出力の下位ビットを加算する加算器、５は前記加算器４の出力を前記タイミング発生回路２からのイネーブル信号に同期して遅延させる第１の遅延器、６は前記遅延器の上位ビットを前記タイミング発生回路２からのイネーブル信号に同期して書き込みを行うＦＩＦＯである。
【００１０】
また、図２は発明のビットリダクション装置の動作を示したタイミングチャートで（１）は補間回路３からのｍビットの出力信号、（２）は遅延器５の出力の上位ビットの出力信号、（３）はタイミング発生回路２からのイネーブルパルス、（４）はＦＩＦＯ６の出力である。
【００１１】
以下に具体的な動作を説明する。
【００１２】
ｍビットの入力信号が入力され画質補正回路１で様々なデジタル信号処理が行われる。その際入力信号ｍビットのビット精度を損なわないように信号処理の内容に応じてビット処理がなされる。その後、例えば液晶パネルなどの固定画素数の表示デバイスに画像を表示させる為には、入力信号の画素数を表示デバイスの画素数にあわせるために画素数変換（スケーリング処理）が一般的に用いられる。
【００１３】
タイミング発生回路２では入力の同期信号から画素数変換に必要な補間タイミングや補間係数、後段のＦＩＦＯへの書き込みタイミングを制御するイネーブル信号等を発生する。画質補正回路１の出力は補間回路３でタイミング発生回路２からの信号に基づいて解像度の変換を行うための補間処理を行う。補間処理をされたデジタル信号は入力信号と同じｍビットのビット精度を保っているとする。
【００１４】
その後、例えば液晶パネルのビット数がｎビットだとするとどこかでビット数の削減を行う必要がある。そこで加算器４と遅延器５から構成されるノイズシェーピング回路でビット数の削減を行う。その際の様子を示したのが図２である。図４の例ではｍ＝１０、ｎ＝８としている。補間回路３の出力が１６進数で30Fである場合、１０進数で表すと７８３である。これを８ビットに変換すると１９５．７５である。遅延器５はタイミング発生回路２のイネーブルパルスに同期して動作するので、下位２ビットの成分のフィードバックもそれに同期する。そのため遅延器５の出力は図２（２）のようになる。図２（２）はノイズシェーピング回路によりビット数が８ビットに変換された後のタイミングチャートを示している。１０ビットで３０Fの信号をC３、C４、C４、C４、C３、C４、C４、C４…と変換している。C3は１０進数で１９５、C４は１９６である。C３、C４、C４、C４を積分すると１９５．７５となり、擬似的に１０ビットの精度が出ていることがわかる。その後ＦＩＦＯ６にタイミング発生回路で発生されたイネーブルパルスに応じて書き込みを行い、連続して読み出すことで画素数変換された出力を得ることができる。
【００１５】
【発明の効果】
以上のように本発明によれば、入力信号のビット数を削減するとともに階調性を損なわないよう処理するデジタル回路において、後段の間引き回路での折り返し歪みを発生しないように間引き用イネーブルパルスで遅延器を制御することで、階調性の確保とビートノイズの発生を防ぐことが可能になる。
【図面の簡単な説明】
【図１】本発明の発明実施の形態１のビットリダクション装置のブロック図を示した図
【図２】同装置における動作を示したタイミングチャート
【図３】従来のビットリダクション装置の一例を示した図
【図４】従来のビットリダクション装置における動作を示したタイミングチャート
【符号の説明】
１ 画質補正回路
２ タイミング発生回路
３ 補間回路
４ 加算器
５ 遅延器１
６ ＦＩＦＯ
７ 遅延器２
Claims (3)
- 所定周波数のイネーブルパルスを発生するタイミング発生回路と、
前記イネーブルパルスに同期して、画素の間引きを行う間引き回路と、
この間引き回路の前段にあって、入力信号のビット数を削減するビット数削減回路を備えたビットリダクション装置であって、
前記ビット数削減回路は、
入力信号の全ビットと後記遅延器の出力を加算する加算器と、
前記イネーブルパルスに同期して、前記加算器からの入力信号のうち上位ビットを前記間引き回路に出力し、上位ビットを除く下位ビットを前記加算器に出力する遅延器を備えることを特徴とするビットリダクション装置。 - 請求項１に記載のビットリダクション装置であって、
前記間引き回路は、入力信号を記録するＦＩＦＯメモリを備えるとともに、前記イネーブルパルスがＨレベルの時にこのＦＩＦＯメモリへの信号書き込みを行い、
前記遅延器は、前記イネーブルパルスがＨレベルの時に前記間引き回路および前記加算器への出力を行うとともに、前記イネーブルパルスがＬレベルの時はイネーブルパルスがＨレベルの時の出力を維持する
ことを特徴とする請求項１に記載のビットリダクション装置。 - 前記遅延器は、下位２ビットを前記加算器に出力し、下位２ビット以外の上位ビットを前記間引き回路に出力する
ことを特徴とする請求項１または２のいずれかに記載のビットリダクション装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002018053A JP3757873B2 (ja) | 2002-01-28 | 2002-01-28 | ビットリダクション装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002018053A JP3757873B2 (ja) | 2002-01-28 | 2002-01-28 | ビットリダクション装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003219323A JP2003219323A (ja) | 2003-07-31 |
| JP3757873B2 true JP3757873B2 (ja) | 2006-03-22 |
Family
ID=27653531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002018053A Expired - Fee Related JP3757873B2 (ja) | 2002-01-28 | 2002-01-28 | ビットリダクション装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3757873B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1460834A4 (en) * | 2002-08-20 | 2009-09-16 | Panasonic Corp | DEVICE FOR REDUCING BITS |
-
2002
- 2002-01-28 JP JP2002018053A patent/JP3757873B2/ja not_active Expired - Fee Related
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|---|---|
| JP2003219323A (ja) | 2003-07-31 |
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