JP3578313B2 - デジタル信号処理回路 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、テレビジョン信号やパソコン信号等の各種の画像信号を縮小もしくは拡大してアスペクトを変換するためのデジタル信号処理回路に係り、特に、回路規模の小型化や制御の簡略化に好適なデジタル信号処理回路に関する。
【0002】
【従来の技術】
ディスプレイ装置やテレビジョン受像機等において、画像信号を表示するに際してその画像信号を縮小もしくは拡大することにより、アスペクトを変換して表示することが行われている。アスペクト変換手段の1つとして、デジタル信号処理回路が用いられる。
【0003】
図7は、画像を水平方向に縮小する場合の従来のデジタル信号処理回路の一例を示すブロック図である。一般的に、画像の縮小は、入力データをメモリに蓄積する際、必要なデータを選択して書き込み、その書き込まれたデータを連続的に読み出すことで実現する。
このため、水平方向に縮小する場合には、入力データを必要なデータに変換する補間演算回路、データを蓄積するラインメモリ、補間演算するための係数生成回路、及び、メモリへの選択的な書き込みと読み出しを制御するための制御回路が必要となる。
【0004】
ここでは、簡略化のため、画像データを補間する方法として、2点の直線補間を例として説明することとする。
図7において、このデジタル信号処理回路は、補間演算部a,メモリ部b,補間係数生成部cを備える。まず、入力された画像データは、補間演算部aに入力される。2点補間では、現データと、1クロック分遅延した前データとの間で補間演算を行うため、画像データは、現データDnとして、乗算器2及び1クロック遅延するためのDフリップフロップ(DFF)1に入力される。DFF1より出力されたデータは前データDn−1 として、乗算器3に入力される。
【0005】
乗算器2,3において入力されたデータに乗算する係数は、後述する補間係数生成部cによって生成され、補間演算部aに入力される。即ち、補間係数生成部cが生成する係数kは、減算器5及び乗算器2に入力される。この例では、補間演算部aに入力される画像データに対する補間位相の間隔を“32”として説明することとする。乗算器2は、k/32をその乗算の係数とする。減算器5は、32−kを演算し、これを乗算器3に入力する。乗算器3は、(32−k)/32をその乗算の係数とする。加算器4は、乗算器2,3の出力を加算すして、補間データをDn’を生成する。補間データDn’は次式により得られることになる。
【0006】
Dn’=Dn×(k/32)+Dn−1 ×{(32−k)/32} …(1)
【0007】
補間データDn’は、メモリ部bを構成するラインメモリ6に供給される。画像の縮小の場合には、ラインメモリ6の入力側では、必要なデータのみを選択して書き込む必要があり、補間係数生成部cにおいて生成したライトイネーブルWE(書き込み制御信号)に従って、ラインメモリ6にデータを書き込むように制御する。そして、ラインメモリ6の出力側では、書き込んだデータを連続的に読み出すような制御を行うことにより、入力データDnに対して、縮小した補間データDn’を得ることができる。即ち、この構成では、補間係数生成部cが、ラインメモリ6への選択的な書き込みと読み出しを制御するための制御回路としても動作している。
【0008】
次に、補間演算の係数k及びライトイネーブルWEを生成する補間係数生成部cについて説明する。ここでは一例として、2/3倍の縮小について、図8のタイミング図を用いてその動作を説明する。
【0009】
補間係数生成部cには一例として8ビットの縮小率データ(画素数変換率)が入力される。縮小率が2/3のとき、初期設定として、縮小率データを“48”に設定する。なお、縮小率データ48は、32×3/2より得られるものである。補間係数生成部c中の切換制御回路11は、DFF10より入力された値に応じて切換回路8を切換制御する。そこで、初期設定として、まず、切換回路8が端子Bを選択するように、DFF10の出力値を0としておく。
【0010】
縮小率データ48は、加算器7に入力され、DFF10の出力と加算される。加算器7の出力は切換回路8の端子Bに入力される。切換回路8の端子AにはDFF10の出力が入力され、切換回路8は、切換制御回路11による制御に応じて端子A,Bへの入力を選択的に減算器9に入力する。減算器9は入力された値より32を減じて、DFF10に入力する。DFF10の出力は、切換制御回路11及び加算器7に入力される。また、DFF10の出力の下位5ビットは、係数kとして補間演算部aに入力される。
【0011】
ここで、切換制御回路11は、DFF10の出力が32未満のとき、切換回路8が端子Bを選択するように、また、DFF10の出力が32以上のとき、切換回路8が端子Aを選択するように、切換回路8を制御する。なお、画像データを水平方向に縮小する際、1ライン毎に上記の初期設定を行うようにする。
【0012】
このような構成において、回路各部に図8(a)に示すクロックを供給するものとすると、初期設定後の1クロック目では、図8(b),(c)に示すように、減算器9の出力は16、DFF10の出力は0となる。次の2クロック目では、減算器9の出力がDFF10に出力に反映され、DFF10の出力は16となる。加算器7によって48+16=64が得られ、減算器9によって64−32=32が得られるので、減算器9の出力は32となる。図8(d)は切換制御回路11より出力されるライトイネーブルWE、図8(e)は補間演算部aに入力する係数kを示している。
【0013】
図8(f)は補間演算部aへの入力データ(画像データ)を示している。係数kが16である2クロック目では、補間データDn’は、図8(g)に示すように、入力データDn−1 とDnとの間、32間隔における16の位置に得られることとなる。切換制御回路11の入力(即ち、DFF10に出力)が32未満であれば、図8(d)に示すライトイネーブルWEがハイとなり、得られた補間データDn’はラインメモリ6にデータP1として書き込まれる。
【0014】
さらに次の3クロック目では、減算器9の出力32がDFF10に出力に反映され、DFF10の出力は32となる。DFF10の出力が32以上であるので、切換回路8は端子Aを選択し、減算器9の出力は0、係数kは0となる。DFF10の出力が32以上であると、図8(d)に示すライトイネーブルWEがローとなり、得られた補間データをラインメモリ6に書き込まない。図8(h)には、破線の○にて補間データをラインメモリ6に書き込まないことを示しており、この補間データが次のクロックの時点でラインメモリ6にデータP2として書き込まれる。なお、加算器7によってDFF10の出力と縮小率データ48とを加算するのは、前回の補間位置から次の補間位置を算出するためである。
【0015】
このようにして、補間演算部aに入力する係数kを得るためのデータであるDFF10の出力を縮小率データの入力側へと巡回させることによって、図8(e)に示すように係数kを順次生成し、また、図8(d)に示すようにライトイネーブルWEを生成する。これによって、補間演算部aとメモリ部bを制御する。図8(h)に示すように書き込まれたラインメモリ6への書き込みデータP1,P2,P3…は、図8(i)に示すように連続的に読み出され、元の画像データに対して縮小した画像データとすることができる。
【0016】
【発明が解決しようとする課題】
以上説明した従来の構成においては、入力画像が図9(a)のとき、出力画像は図9(b)のような縮小画像となる。これは、画像全体として均一に縮小したものである。近年のテレビジョン受像機やフラットパネル等のディスプレイ表示装置においては、入力画像を均一に縮小するモードだけでなく、アスペクト比16:9のワイド画面を有効活用するため、図10(a)に示すような画像を視覚上非直線的(非線形)に表示するモードも備えている。なお、図10(b), (c)に表示画像の縮小率変化の例を示している。
【0017】
このような非直線的なデジタル信号処理を図7に示す従来の構成で実現することは一般的には困難である。それを実現するためには、補間係数生成部cに入力する縮小率データを上記の“48”のように固定ではなく、縮小率データを適宜に変化させることが必要となる。すると、その変化する縮小率データをROM等のデータテーブルに設定しなければならず、回路規模が大きくなり、また、高価になって実現が難しい。
【0018】
本発明はこのような問題点に鑑みなされたものであり、簡単な回路構成で画像データを非線形変換することができるデジタル信号処理回路を提供することを目的とする。
【0019】
【課題を解決するための手段】
本発明は、上述した従来の技術の課題を解決するため、入力された画像データにデジタル信号処理を施すデジタル信号処理回路において、前記画像データと補間係数とを演算して補間画素を生成する補間演算部(a)と、前記補間演算部より出力された画像データを書き込み、書き込まれた画像データを順次読み出すメモリ部(b)と、前記メモリ部への画像データの書き込みを制御するメモリ制御回路(c,11)と、前記補間演算部による画素数変換率を表す第1のデータに前記補間係数を表す第2のデータを加算して、前記補間係数を表す第2のデータを新たに生成する巡回型の補間係数生成部(c)と、前記メモリ部より読み出された画像データに視覚上の非線形特性を与えるための第3のデータを生成し、前記第1のデータに前記第3のデータを加算して前記第1のデータを新たに生成する倍率加算データ生成部(d)とを有し、
前記倍率加算データ生成部として、
(A)前記非線形特性を決定するためのデータの1つであり、画面の水平方向の縮小率変化を示す放物線波形の頂点の水平方向の位置を決める第1の設定値をカウントするアドレスカウンタと、
前記アドレスカウンタのカウント値と、前記非線形特性を決定するためのデータの他の1つであり、前記放物線波形の高さを決める第2の設定値とを乗算する乗算器と、
前記乗算器の出力が入力される第1のDフリップフロップと、
前記第1のDフリップフロップの出力と他の入力とを加算する第1の加算器と、
前記第1の加算器の出力が入力され、前記他の入力として前記第1の加算器へと出力する第2のDフリップフロップと、
前記第1のデータと前記第1の加算器の出力より得た前記第3のデータとを加算する第2の加算器とを備える構成と、
(B)前記非線形特性を決定するための1つのデータである第1の設定値をカウントするアドレスカウンタと、
前記アドレスカウンタのカウント値と前記非線形特性を決定するための他の1つのデータである第2の設定値とを乗算する乗算器と、
前記乗算器の出力と、前記アドレスカウンタの最上位ビットと、前記非線形特性を決定するためのさらに他の1つのデータである第3の設定値とが入力され、この第3の設定値に応じて、前記乗算器の出力のみもしくは前記乗算器の出力と前記アドレスカウンタの最上位ビットとを合成して出力するカウンタデコーダと、
前記カウンタデコーダの出力と他の入力とを加算する第1の加算器と、
前記第1の加算器の出力が入力され、前記他の入力として前記第1の加算器へと出力するDフリップフロップと、
前記カウンタデコーダの出力と前記Dフリップフロップの出力とを前記第3の設定値に応じて選択し、前記第3のデータとして出力する切換回路と、
前記第1のデータと前記第3のデータとを加算する第2の加算器とを備える構成を提供するものである。
【0020】
【発明の実施の形態】
以下、本発明のデジタル信号処理回路について、添付図面を参照して説明する。図1は本発明のデジタル信号処理回路の第1実施例を示すブロック図、図2は本発明のデジタル信号処理回路の第1実施例の動作を説明するためのタイミング図、図3は本発明のデジタル信号処理回路の第2実施例を示すブロック図、図4は図3中のカウンタデコーダ21の具体的構成の一例を示すブロック図、図5及び図6は本発明のデジタル信号処理回路の第2実施例の動作を説明するためのタイミング図である。なお、図1,図3において、図7と同一部分には同一符号が付してある。
【0021】
<第1実施例>
図1において、本発明のデジタル信号処理回路は、補間演算部a,メモリ部b,補間係数生成部c,倍率加算データ生成部dを備える。本発明は、倍率加算データ生成部dを新たに設けたことが特徴である。ここでも、簡略化のため、画像データを補間する方法として、2点の直線補間を例として説明することとする。
【0022】
まず、入力された画像データは、補間演算部aに入力される。2点補間では、現データと、1クロック分遅延した前データとの間で補間演算を行うため、画像データは、現データDnとして、乗算器2及び1クロック遅延するためのDフリップフロップ(DFF)1に入力される。DFF1より出力されたデータは前データDn−1 として、乗算器3に入力される。
【0023】
乗算器2,3において入力されたデータに乗算する係数は、後述する補間係数生成部cによって生成され、補間演算部aに入力される。即ち、補間係数生成部cが生成する係数kは、減算器5及び乗算器2に入力される。この例では、補間演算部aに入力される画像データに対する補間位相の間隔を“32”として説明することとする。乗算器2は、k/32をその乗算の係数とする。減算器5は、32−kを演算し、これを乗算器3に入力する。乗算器3は、(32−k)/32をその乗算の係数とする。加算器4は、乗算器2,3の出力を加算すして、補間データをDn’を生成する。補間データDn’は次式により得られることになる。
【0024】
Dn’=Dn×(k/32)+Dn−1 ×{(32−k)/32} …(2)
【0025】
補間データDn’は、メモリ部bを構成するラインメモリ6に供給される。画像の縮小の場合には、ラインメモリ6の入力側では、必要なデータのみを選択して書き込む必要があり、補間係数生成部cにおいて生成したライトイネーブルWE(書き込み制御信号)に従って、ラインメモリ6にデータを書き込むように制御する。そして、ラインメモリ6の出力側では、書き込んだデータを連続的に読み出すような制御を行うことにより、入力データDnに対して、縮小した補間データDn’を得ることができる。即ち、この構成では、補間係数生成部cが、ラインメモリ6への選択的な書き込みと読み出しを制御するための制御回路としても動作している。
【0026】
次に、補間演算の係数k及びライトイネーブルWEを生成する補間係数生成部cについて説明する。ここでは一例として、2/3倍の縮小について、図2のタイミング図を用いてその動作を説明する。
【0027】
補間係数生成部cには、後に詳述する倍率加算データ生成部dより出力された縮小率データ(画素数変換率)が入力される。倍率加算データ生成部dの加算器17には一例として8ビットの縮小率データ“48”が入力され、この縮小率データ48に後述する縮小率加算データを加えたものが新たな縮小率データとなって補間係数生成部cに入力される。縮小率が2/3のとき、初期設定として、縮小率データを48に設定する。なお、縮小率データ48は、32×3/2より得られるものである。補間係数生成部c中の切換制御回路11は、DFF10より入力された値に応じて切換回路8を切換制御する。そこで、初期設定として、まず、切換回路8が端子Bを選択するように、DFF10の出力値を0としておく。
【0028】
縮小率データは、加算器7に入力され、DFF10の出力と加算される。加算器7の出力は切換回路8の端子Bに入力される。切換回路8の端子AにはDFF10の出力が入力され、切換回路8は、切換制御回路11による制御に応じて端子A,Bへの入力を選択的に減算器9に入力する。減算器9は入力された値より32を減じて、DFF10に入力する。DFF10の出力は、切換制御回路11及び加算器7に入力される。また、DFF10の出力の下位5ビットは、係数kとして補間演算部aに入力される。
【0029】
ここで、切換制御回路11は、DFF10の出力が32未満のとき、切換回路8が端子Bを選択するように、また、DFF10の出力が32以上のとき、切換回路8が端子Aを選択するように、切換回路8を制御する。なお、画像データを水平方向に縮小する際、1ライン毎に上記の初期設定を行うようにする。
【0030】
このような構成において、回路各部に図2(a)に示すクロックを供給するものとすると、初期設定後の1クロック目では、図2(b),(c)に示すように、減算器9の出力は16、DFF10の出力は0となる。次の2クロック目では、減算器9の出力がDFF10に出力に反映され、DFF10の出力は16となる。加算器7によって48+16=64が得られ、減算器9によって64−32=32が得られるので、減算器9の出力は32となる。図2(d)は切換制御回路11より出力されるライトイネーブルWE、図2(e)は補間演算部aに入力する係数kを示している。
【0031】
図2(j)は補間演算部aへの入力データ(画像データ)を示している。係数kが16である2クロック目では、補間データDn’は、図2(k)に示すように、入力データDn−1 とDnとの間、32間隔における16の位置に得られることとなる。切換制御回路11の入力(即ち、DFF10に出力)が32未満であれば、図2(d)に示すライトイネーブルWEがハイとなり、得られた補間データDn’はラインメモリ6にデータP1として書き込まれる。
【0032】
さらに次の3クロック目では、減算器9の出力32がDFF10に出力に反映され、DFF10の出力は32となる。DFF10の出力が32以上であるので、切換回路8は端子Aを選択し、減算器9の出力は0、係数kは0となる。DFF10の出力が32以上であると、図2(d)に示すライトイネーブルWEがローとなり、得られた補間データをラインメモリ6に書き込まない。図2(l)には、破線の○にて補間データをラインメモリ6に書き込まないことを示しており、この補間データが次のクロックの時点でラインメモリ6にデータP2として書き込まれる。なお、加算器7によってDFF10の出力と縮小率データ48とを加算するのは、前回の補間位置から次の補間位置を算出するためである。
【0033】
このようにして、補間演算部aに入力する係数kを得るためのデータであるDFF10の出力を縮小率データの入力側へと巡回させることによって、図2(e)に示すように係数kを順次生成し、また、図2(d)に示すようにライトイネーブルWEを生成する。これによって、補間演算部aとメモリ部bを制御する。図2(l)に示すように書き込まれたラインメモリ6への書き込みデータP1,P2,P3…は、図2(m)に示すように連続的に読み出され、元の画像データに対して縮小した画像データとすることができる。この画像データは、倍率加算データ生成部dによって、視覚上の非線形特性が与えられる。
【0034】
ここで、倍率加算データ生成部dの構成及び動作について説明する。倍率加算データ生成部dには、縮小率データ48と、一例として11ビットのアドレスデータと、一例として5ビットの曲率データ(Mデータ)が入力される。アドレスデータとは、図10(b),(c)に示す放物線波形の折り返し点(頂点)の水平方向の位置を決めるためのものであり、Mデータとは、図10(b),(c)に示す放物線波形の高さを決めるためのものである。
【0035】
アドレスデータは、アドレスカウンタ12に初期値として入力される。アドレスカウンタ12には、切換制御回路11より出力されたライトイネーブルWEも入力され、ライトイネーブルWEがハイのときカウントアップする。この例では、図2(f)に示すように、1クロック目では−382という値であり、2クロック目では−381となる。
【0036】
アドレスカウンタ12の出力は乗算器13に入力され、Mデータと乗算される。乗算器13の出力における一例として7ビットをDFF14に入力する。図2(g)には乗算器13の出力を16進数(h)にて示している。DFF14には、切換制御回路11より出力されたライトイネーブルWEが入力され、DFF14はライトイネーブルWEに同期して乗算器13より入力されたデータを出力する。DFF14の出力は加算器15に入力される。加算器15にはDFF16の出力が入力され、DFF14の出力とDFF16の出力とを加算して出力する。DFF16にも、ライトイネーブルWEが入力され、DFF16はライトイネーブルWEに同期して加算器15より入力されたデータを出力する。
【0037】
加算器15の出力を、図2(h)に示している。この加算器15の出力は、DFF16に入力されると共に、インバータ18にも入力される。インバータ18の出力における6ビットを縮小率加算データとして加算器17に入力する。図2(i)は、インバータ18より出力される縮小率加算データを示している。
【0038】
この例では、4クロック目までは縮小率加算データが0となるため、第1実施例のデジタル信号処理回路は従来と同様の動作をする。そして、上記の一連の動作によって、5クロック目において、図2(h)に示すように、加算器15の出力が変化し、図2(i)に示すように、インバータ18の出力も変化する。このとき、インバータ18の出力(縮小率加算データ)は1となるので、縮小率データは“49”となる。
【0039】
このようにして、倍率加算データ生成部dは、縮小率データに縮小率加算データを加算することによって、結果として、図10(b)に示すように、表示画像に非線形特性を持たせるようにしている。なお、縮小率加算データは、図10(b)における折り返し点に近付くに従って増加し、折り返し点を越えると減少する。この倍率加算データ生成部dは、アドレスカウンタ12のカウント値をXadr 、Mデータの値をM、Pを関数とすると、次式をハードウェアにて具体化したものと言える。
【0040】
P(Xadr )=Xadr ×M+P(Xadr −1) …(3)
【0041】
このようにして、第1実施例の構成では、倍率加算データ生成部dを設けることによって、非直線的に縮小した画像データを得ることができる。倍率加算データ生成部dは、非線形特性の特性を決定する設定値(アドレスデータやMデータ)を与えるだけで、画像データを簡単に非線形変換することができる。従って、縮小率データを適宜に変化させるためのデータテーブルは必要でなく、回路規模も小さい。
【0042】
本実施例では、アドレスカウンタ12,DFF14,DFF16にライトイネーブルWEを入力する構成としたが、これらにライトイネーブルWEを入力しない構成としてもよい。ライトイネーブルWEを入力するか否かで、図10(b)に示す放物線波形が若干変化する。ライトイネーブルWEを入力すると放物線波形はより緩やかとなる。
【0043】
<第2実施例>
図3に示す第2実施例は、倍率加算データ生成部dの構成が、図1に示す第1実施例と異なっている。従って、倍率加算データ生成部dの構成及び動作について詳細に説明する。なお、図3において、図1と同一分には同一符号が付してある。図5に示すタイミング図は、基本的には、倍率加算データ生成部dに入力される後述の特性選択データSELがハイのときの動作を示している。
【0044】
図3において、倍率加算データ生成部dには、縮小率データ48と、一例として11ビットのアドレスデータと、一例として6ビットの曲率データ(Mデータ)と、1ビットの特性選択データSELが入力される。アドレスデータとは、図10(b),(c)に示す放物線波形の折り返し点(頂点)の水平方向の位置を決めるためのものであり、Mデータとは、図10(b),(c)に示す放物線波形の高さを決めるためのものである。また、特性選択データSELとは、図10(b)に示すような特性か図10(c)に示すような特性かを選択するためのものである。なお、図10(b)に示す特性は、表示画像の縮小率が2次的に変化する波形、即ち、1/xに比例するような波形であり、図10(c)に示す特性は、表示画像の縮小率が1次的に変化する波形、即ち、1/xに比例するような波形である。
【0045】
アドレスデータは、アドレスカウンタ12に初期値として入力され、アドレスカウンタ12は、図5(a)に示すクロック毎にカウントアップする。この例では、図5(f)に示すように、1クロック目では−288という値であり、2クロック目では−287となる。
【0046】
アドレスカウンタ12の出力は、排他的論理和(XOR)回路19に入力される。アドレスカウンタ12の出力の11ビットの内、最上位ビット(MSB)がXOR回路19の一方の端子に入力され、下位10ビットがXOR回路19のもう一方の端子に入力される。XOR回路19は、このMSBと下位10ビットとの排他的論理和をとり、乗算器13に入力する。なお、図1の構成においても、XOR回路19に相当するものが必要であるが、図1においては簡略化のため、図示を省略している。
【0047】
XOR回路19の出力は乗算器13に入力され、Mデータと乗算される。これにより、乗算器13の出力は、アドレスカウンタが0になるタイミングで対称な出力となる。乗算器13の出力における一例として6ビットをDFF14に入力する。図5(g)は乗算器13の出力を16進数(h)にて示している。
【0048】
カウンタデコーダ21には、DFF14の出力(6ビット)と、アドレスカウンタ12の出力のMSBがDFF20を介して入力される。これは、乗算器13の出力はDFF14によって遅延するため、アドレスカウンタ12の出力のMSBも同様に遅延させるためである。カウンタデコーダ21には、また、特性選択データSELが入力される。カウンタデコーダ21は、図10(b),(c)における折り返し点に近付くに従って増加し、折り返し点を越えると減少する特性を持たせるため、加算器17において、縮小率データに加算する縮小率加算データを最適化するためのものである。
【0049】
まず、特性選択データSELがハイのとき、カウンタデコーダ21は次のように動作する。カウンタデコーダ21は、アドレスカウンタ12の出力のMSBが0であれば、このMSBを6ビットに拡張して上位6ビットとし(即ち、000000とし)、乗算器13の出力の6ビットを下位6ビットとして、12ビットのデータとして出力する。
カウンタデコーダ21は、アドレスカウンタ12の出力のMSBが1であれば、このMSBを6ビットに拡張して上位6ビットとし(即ち、111111とし)、乗算器13の出力の6ビットを反転させたものと下位6ビットとして、12ビットのデータとして出力する。
【0050】
一方、特性選択データSELがローのとき、カウンタデコーダ21は、乗算器13の出力の6ビットを下位6ビットとして出力する。なお、アドレスカウンタ12の出力のMSBを6ビットに拡張して上位6ビットとし、乗算器13の出力の6ビットを下位6ビットとして出力して、12ビットのデータとして出力してもよい。後述するように、特性選択データSELがローのときには、乗算器13の出力の6ビットが切換回路22によって選択されるので、6ビットとして出力しても12ビットとして出力しても結果は同一となる。
【0051】
このように、カウンタデコーダ21は、乗算器13の出力と、アドレスカウンタ12のMSBと、特性選択データSELとが入力され、この特性選択データSELに応じて、乗算器13の出力のみもしくは乗算器13の出力とアドレスカウンタ12のMSBとを合成して出力する。
【0052】
このように動作するカウンタデコーダ21の構成の一例を図4に示す。図4に示すように、カウンタデコーダ21は論理積(AND)回路211とXOR回路212より構成される。AND回路211には、アドレスカウンタ12の出力のMSBと特性選択データSELが入力され、論理積がとられる。XOR回路212には、AND回路211の出力と乗算器13の出力が入力され、排他的論理和がとられる。XOR回路212の出力を下位6ビットとし、アドレスカウンタ12の出力のMSBを上位6ビットとし、12ビットのデータとして出力する。なお、特性選択データSELがローのときには、アドレスカウンタ12の出力のMSBを上位6ビットとして用いなくてもよいことは上記の通りである。
【0053】
カウンタデコーダ21の出力は加算器15に入力される。加算器15にはDFF16の出力が入力され、カウンタデコーダ21の出力とDFF16の出力とを加算して出力する。加算器15の出力を、図5(h)に示している。この加算器15の出力は、DFF16に入力される。
【0054】
DFF16の出力の上位6ビットは、切換回路22の端子Aに入力される。カウンタデコーダ21の出力の下位6ビットは、切換回路22の端子Bに入力される。切換回路22には、特性選択データSELが入力され、特性選択データSELに応じて端子A,Bを選択する。
【0055】
まず、特性選択データSELがハイのとき、切換回路22は端子Aを選択する。すると、DFF16の出力の上位6ビットは、インバータ18によって反転され、縮小率加算データとして加算器17に入力される。
【0056】
図5に示すように、5クロック目までは縮小率加算データが0となるため、第2実施例のデジタル信号処理回路は従来と同様の動作をする。そして、上記の一連の動作によって、6クロック目において、図5(h)に示すように、加算器15の出力が変化し、図5(i)に示すように、インバータ18の出力も変化する。このとき、インバータ18の出力(縮小率加算データ)は1となるので、縮小率データは“49”となる。
【0057】
このようにして、倍率加算データ生成部dは、縮小率データに縮小率加算データを加算することによって、結果として、図10(b)に示すような非線形特性を持たせるようにしている。この図3の構成では、図1の構成と異なり、アドレスカウンタ12,DFF14,DFF16にライトイネーブルWEを入力しない構成としているので、厳密には、図1の構成による非線形特性と図3の構成による非線形特性とは若干異なる。図3の構成においても、アドレスカウンタ12,DFF14,DFF16にライトイネーブルWEを入力する構成としてもよい。
【0058】
特性選択データSELがハイのとき、倍率加算データ生成部dは、第1実施例と同様、上記の(3)式をハードウェアにて具体化したものと言える。
【0059】
一方、特性選択データSELがローのとき、切換回路22は端子Bを選択する。すると、カウンタデコーダ21の出力の下位6ビットは、インバータ18によって反転され、縮小率加算データとして加算器17に入力される。特性選択データSELがローのときには、加算器17に入力される縮小率加算データ(インバータ18の出力)は、特性選択データSELがハイのときのそれを異なるので、結果として得られる非線形特性は、特性選択データSELがハイのときの非線形特性とは異なる。
【0060】
図6において、(a)は水平同期信号、(b)は特性選択データSELがハイ(即ち、1)のとき、1水平期間における倍率加算データ生成部dより補間係数生成部cに入力される縮小率データ(画素数変換率)の変化、(c)は特性選択データSELがロー(即ち、0)のとき、1水平期間における倍率加算データ生成部dより補間係数生成部cに入力される縮小率データ(画素数変換率)の変化を示している。
【0061】
特性選択データSELがローのとき、加算器17に入力される縮小率加算データは線形的に変化するので、倍率加算データ生成部dより補間係数生成部cに入力される縮小率データは、図6(c)のようになる。これは、次式をハードウエアにて具体化したものと言える。
【0062】
P(Xadr )=Xadr ×M …(4)
【0063】
上記のように、補間演算部aに入力される画像データに対する補間位相の間隔を“32”とすると、加算器17に入力される縮小率データが32の場合には、32/32=1より、入力された画像データは1倍とされて表示される。加算器17に入力される縮小率データが48の場合には、32/48=2/3より、入力された画像データは2/3倍とされて表示される。加算器17に入力される縮小率データが64の場合には、32/64=1/2より、入力された画像データは1/2倍とされて表示される。即ち、表示される画像は縮小率データに反比例して変化する。
【0064】
これは、表示倍率が、α/縮小率データ(αは定数)となることを示している。これは1/xに比例する特性であるので、図10(c)に示すような1次的に変化する非線形特性を持たせることができる。
【0065】
以上によって、第2実施例の構成では、倍率加算データ生成部dに特性選択データSELを入力し、この特性選択データSELによって切換回路22の端子A,Bへの接続を切り換えることによって、2種類の非線形特性を選択することが可能となる。
【0066】
このようにして、第2実施例の構成では、倍率加算データ生成部dを設けることによって、非直線的に縮小した画像データを得ることができる。倍率加算データ生成部dは、非線形特性の特性を決定する設定値(アドレスデータ,Mデータ特性,選択データSEL)を与えるだけで、画像データを簡単に非線形変換することができる。また、選択データSELによって、非線形特性を簡単に選択することができる。従って、縮小率データを適宜に変化させるためのデータテーブルは必要でなく、回路規模も小さい。
【0067】
ところで、第1,第2実施例では、2点の直線補間を例とし、補間係数生成部cによって直接、係数kを生成する構成について説明したが、4点補間であってもよい。この場合には、補間位相に応じて係数を生成するテーブルを設け、このテーブルより読み出した係数を補間演算部aに入力するような構成とすればよい。
【0068】
さらに、第1,第2実施例では、画像を水平方向に縮小する場合について説明したが、本発明の基本構成を変えることなく、若干の変更を施すことにより、画像の拡大も可能である。即ち、本発明は、画素数変換する全てのものに対応することができる。
【0069】
【発明の効果】
以上詳細に説明したように、本発明のデジタル信号処理回路は、画像データと補間係数とを演算して補間画素を生成する補間演算部と、この補間演算部より出力された画像データを書き込み、書き込まれた画像データを順次読み出すメモリ部と、このメモリ部への画像データの書き込みを制御するメモリ制御回路と、補間演算部による画素数変換率を表す第1のデータに補間係数を表す第2のデータを加算して、補間係数を表す第2のデータを新たに生成する巡回型の補間係数生成部と、メモリ部より読み出された画像データに視覚上の非線形特性を与えるための第3のデータを生成し、第1のデータに第3のデータを加算して第1のデータを新たに生成する倍率加算データ生成部とを設けて構成したので、簡単な回路構成で画像データを非線形変換することができる。非線形特性の程度を異ならせる場合には、少数のパラメータ(設定値)を変更するだけでよいので、外部からの制御も容易である。
【図面の簡単な説明】
【図1】本発明の第1実施例を示すブロック図である。
【図2】本発明の第1実施例の動作を説明するためのタイミング図である。
【図3】本発明の第2実施例を示すブロック図である。
【図4】図3中のカウンタデコーダ21の具体的構成の一例を示すブロック図である。
【図5】本発明の第2実施例の動作を説明するためのタイミング図である。
【図6】本発明の第2実施例の動作を説明するためのタイミング図である。
【図7】従来例を示すブロック図である。
【図8】従来例の動作を説明するためのタイミング図である。
【図9】画像の縮小の一例を示す図である。
【図10】非線形変換の一例を示す図である。
【符号の説明】
1,10,14,16,20 Dフリップフロップ
2,3,13 乗算器
4,7,15,17 加算器
5,9, 減算器
6 ラインメモリ
8,22 切換回路
11 切換制御回路(メモリ制御回路)
12 アドレスカウンタ
18 インバータ
19 排他的論理和回路
21 カウンタデコーダ
a 補間演算部
b メモリ部
c 補間係数生成部
d 倍率加算データ生成部

Claims (2)

  1. 入力された画像データにデジタル信号処理を施すデジタル信号処理回路において、
    前記画像データと補間係数とを演算して補間画素を生成する補間演算部と、
    前記補間演算部より出力された画像データを書き込み、書き込まれた画像データを順次読み出すメモリ部と、
    前記メモリ部への画像データの書き込みを制御するメモリ制御回路と、
    前記補間演算部による画素数変換率を表す第1のデータに前記補間係数を表す第2のデータを加算して、前記補間係数を表す第2のデータを新たに生成する巡回型の補間係数生成部と、
    前記メモリ部より読み出された画像データに視覚上の非線形特性を与えるための第3のデータを生成し、前記第1のデータに前記第3のデータを加算して前記第1のデータを新たに生成する倍率加算データ生成部とを有し、
    前記倍率加算データ生成部は、
    前記非線形特性を決定するためのデータの1つであり、画面の水平方向の縮小率変化を示す放物線波形の頂点の水平方向の位置を決める第1の設定値をカウントするアドレスカウンタと、
    前記アドレスカウンタのカウント値と、前記非線形特性を決定するためのデータの他の1つであり、前記放物線波形の高さを決める第2の設定値とを乗算する乗算器と、
    前記乗算器の出力が入力される第1のDフリップフロップと、
    前記第1のDフリップフロップの出力と他の入力とを加算する第1の加算器と、
    前記第1の加算器の出力が入力され、前記他の入力として前記第1の加算器へと出力する第2のDフリップフロップと、
    前記第1のデータと前記第1の加算器の出力より得た前記第3のデータとを加算する第2の加算器とを備えることを特徴とするデジタル信号処理回路。
  2. 入力された画像データにデジタル信号処理を施すデジタル信号処理回路において、
    前記画像データと補間係数とを演算して補間画素を生成する補間演算部と、
    前記補間演算部より出力された画像データを書き込み、書き込まれた画像データを順次読み出すメモリ部と、
    前記メモリ部への画像データの書き込みを制御するメモリ制御回路と、
    前記補間演算部による画素数変換率を表す第1のデータに前記補間係数を表す第2のデータを加算して、前記補間係数を表す第2のデータを新たに生成する巡回型の補間係数生成部と、
    前記メモリ部より読み出された画像データに視覚上の非線形特性を与えるための第3のデータを生成し、前記第1のデータに前記第3のデータを加算して前記第1のデータを新たに生成する倍率加算データ生成部とを有し、
    前記倍率加算データ生成部は、
    前記非線形特性を決定するための1つのデータである第1の設定値をカウントするアドレスカウンタと、
    前記アドレスカウンタのカウント値と前記非線形特性を決定するための他の1つのデータである第2の設定値とを乗算する乗算器と、
    前記乗算器の出力と、前記アドレスカウンタの最上位ビットと、前記非線形特性を決定するためのさらに他の1つのデータである第3の設定値とが入力され、この第3の設定値に応じて、前記乗算器の出力のみもしくは前記乗算器の出力と前記アドレスカウンタの最上位ビットとを合成して出力するカウンタデコーダと、
    前記カウンタデコーダの出力と他の入力とを加算する第1の加算器と、
    前記第1の加算器の出力が入力され、前記他の入力として前記第1の加算器へと出力するDフリップフロップと、
    前記カウンタデコーダの出力と前記Dフリップフロップの出力とを前記第3の設定値に応じて選択し、前記第3のデータとして出力する切換回路と、
    前記第1のデータと前記第3のデータとを加算する第2の加算器とを備えることを特徴とするデジタル信号処理回路。
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