JP3788105B2 - 階調補正装置、画像表示装置および階調補正方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、画像の階調を示す階調データを各データ値毎に予め定められた変換データを用いて階調補正する階調補正装置、これを用いた画像表示装置および階調補正方法に関する。
【０００２】
【従来の技術】
アクティブマトリックスを用いた液晶表示装置においては、液晶の印加電圧に対する透過率特性（ＶＴ特性）やガンマ特性を補正するために、階調補正回路が用いられる。階調補正の方式としては、アナログ画像信号をログアンプで増幅して非線形特性を持たせるものや、デジタル画像信号に演算を施すもの、あるいは、メモリで構成されるルックアップテーブルを用いてデジタル画像信号を液晶表示特性に合わせた信号に変換するものが知られている。
【０００３】
このうち、ルックアップテーブルを用いるものはデジタル画像信号の各階調値に対応して変換値をルックアップテーブルに格納しておき、入力されたデジタル画像信号の階調値をアドレスとしてルックアップテーブルに供給し、変換値を読み出すものである。デジタル画像信号が、例えば、８ビットで表され、かつ３原色で画像表示を行うものとすれば、ルックアップテーブルのメモリ容量は、７６８（=256×3）バイト必要となる。
【０００４】
ところで、特開平５−６４１１０号公報には、大画面の液晶表示装置において、ルックアップテーブルを用いて輝度むらとガンマ特性とを補正する技術が開示されている。この技術は、液晶パネル上の表示領域を複数のブロックに分割し、複数のブロックのうち代表的なものについてルックアップテーブルを設けておき、該当するルックアップテーブルが存在しないブロックについては、近くのルックアップテーブルに格納された補正データに基づいて補間処理を実行し、所望のブロックについて補正データを生成するといったものである。この技術によれば、各ブロック毎にルックアップテーブルを設ける必要がないので、メモリ容量を削減することが可能となる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述した技術は、輝度むらの補正が必要となるような大画面の液晶表示装置において、ルックアップテーブルの数を削減することを目的とするものであった。このため、ルックアップテーブル自体のメモリ容量を削減することはできず、通常の液晶表示装置においては、依然として大容量のルックアップテーブルを必要とし、その記憶容量の削減が大きな問題となっていた。
【０００６】
本発明は上述した事情に鑑みてなされたものであり、記憶容量を削減するのに好適な階調補正装置およびこれを用いた画像表示装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明の階調補正装置は、画像の階調を示す階調データにおける所定のデータ値毎に予め定められた変換データを用いて、前記階調データに階調補正を施して補正階調データを生成する階調補正装置であって、入力される前記階調データを上位ビットと下位ビットとに分割して上位階調データと下位階調データとを各々生成する分割手段と、前記変換データを前記上位階調データの取り得る各データ値に対応付けて記憶する第１の記憶手段と、あるアドレスに対応する記憶領域に、前記第１の記憶手段において当該アドレスを１だけ進めたアドレスに対応する記憶領域に記憶されている前記変換データを記憶する第２の記憶手段と、前記上位階調データをアドレスデータとして前記第１および第２の記憶手段に供給し、前記第１の記憶手段から第１の変換データを読み出す一方、前記第２の記憶手段から第２の変換データを読み出す読出手段と、前記下位階調データに基づいて、前記読出手段によって読み出された前記第１および第２の変換データに補間演算を施して補正階調データを生成する補間手段とを備えることを特徴とする。
【００１５】
この構成によれば、第２の記憶手段の記憶内容は、第１の記憶手段の記憶内容に比較してアドレス値が１だけずれたものとなるので、上位階調データを第１および第２の記憶手段に供給することによって、ある階調データに対応する変換データ（対象変換データ）が第１および第２の記憶手段に記憶されていなくても、対象変換データの前後に相当するものが第１および第２の変換データとして読み出されることになる。したがって、歩進データを生成する歩進手段を省略して、構成を簡易にすることができる。
【００１６】
また、本発明の階調補正装置は、画像の階調を示す階調データにおける所定のデータ値毎に予め定められた変換データを用いて、前記階調データに階調補正を施して補正階調データを生成する階調補正装置であって、入力される前記階調データを上位ビットと下位ビットとに分割して上位階調データと下位階調データとを各々生成する分割手段と、前記変換データを、前記下位ビットの間隔で前記上位階調データの取り得る各データ値に対応付けて交互に記憶する第１および第２の記憶手段と、前記上位階調データに基づいて、前記第１の記憶手段および前記第２の記憶手段から、前記上位階調データのデータ値に対応する第１の変換データと当該データ値を１だけインクリメントしたデータ値に対応する第２の変換データとを読み出す読出手段と、前記下位階調データに基づいて、前記読出手段によって読み出された前記第１および第２の変換データに補間演算を施して補正階調データを生成する補間手段と、を備え、前記上位階調データの最下位ビット値に基づいて、前記第１及び第２の記憶手段に入力される前記上位階調データを交互に切り換える第１の選択回路と、前記上位階調データの最下位ビット値に基づいて、前記補間手段に入力される前記第１の変換データと前記第２の変換データとを交互に切り換える第２の選択回路と、を更に備えることを特徴とする。
【００１７】
この構成によれば、第１の記憶手段と第２の記憶手段には、変換データの一部が、下位ビットの間隔で上位階調データの取り得る各データ値に対応付けて交互に記憶される。したがって、下位ビットのビット数をＸとすれば全ての変換データを記憶する場合比較して、第１および第２の記憶手段の合計の記憶容量を、２のＸ乗の分の１に削減することができる。さらに、第１の記憶手段にから第１の変換データを読み出すのと並行して、第２の記憶手段から第２の変換データを読み出すことができるので、第１および第２の記憶手段のアクセス時間に余裕を持たせることができる。
【００１８】
この場合、前記第１の記憶手段は、前記上位ビットの最下位ビット値が０となり、かつ、前記下位ビットの各ビット値が０となる前記階調データに各々対応する前記変換データを記憶し、前記第２の記憶手段は、前記上位ビットの最下位ビット値が１となり、かつ、前記下位ビットの各ビット値が０となる前記階調データに各々対応する前記変換データを記憶することが好ましい。
【００２１】
次に、本発明の画像表示装置は、上述した階調補正装置と、前記階調補正装置から出力される補正階調データに基づいて、画像を表示する画像表示部とを備えることを特徴とする。ここで、前記画像表示部は、液晶パネルを備えるものであって、前記変換データは、当該液晶パネルの印加電圧に対する透過率特性またはガンマ特性のうち少なくとも一方を補正するために用いられることが好ましい。
【００２２】
さらに、本発明は、階調補正方法として把握することもできる。この階調補正方法は、画像の階調を示す階調データの各データ値毎に予め定められた変換データの一部を用いて、前記階調データに階調補正を施すものであって、入力される前記階調データを上位ビットと下位ビットとに分割して上位階調データと下位階調データとを各々生成し、全ての前記変換データの中から前記下位ビットの間隔で抽出した前記変換データを前記上位階調データの取り得る各データ値に対応付けて記憶部に記憶し、前記上位階調データに基づいて前記記憶部から複数の前記変換データを読み出し、前記下位階調データに基づいて、複数の前記変換データに補間演算を施して前記補正階調データを生成することを特徴とする。
【００２３】
この構成によれば、全ての変換データの中から下位ビットの間隔で抽出した変換データを記憶部に記憶するから、下位ビットのビット数をＸとすれば全ての変換データを記憶する場合比較して、記憶部の記憶容量を２のＸ乗の分の１に削減することができる。さらに、入力された階調データのデータ値に対応する変換データが記憶されていない場合であっても、記憶部から読み出した複数の変換データに補間演算を施して補正階調データを生成することができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。なお、階調補正とは、一般に、狭義には液晶の印加電圧に対する透過率特性（ＶＴ特性）やガンマ特性の補正を意味し、広義には画像処理の上で必要とされる階調−階調変換を意味する。本実施形態の階調補正は、ＶＴ特性およびガンマ特性の補正の意味に用いるが、本発明はこれに限定される趣旨ではなく、画像処理の上で必要とされる階調−階調変換に適用できる。
【００２５】
＜１．第１実施形態＞
＜１−１．液晶装置の概略＞
図１は、本発明の一実施形態である液晶装置の全体構成を示すブロック図である。この図に示されるように、液晶装置１は、画像処理装置として、入力画像信号をアナログ信号からデジタル信号に変換して入力画像データＤinとして出力するＡ／Ｄ変換器１０、入力画像データＤinに階調補正を施して補正画像データＤoutを生成する階調補正ユニット２０、補正画像データＤoutをデジタル信号からアナログ信号に変換して補正画像信号Ｖoutとして出力するＤ／Ａ変換器３０、入力画像信号に基づいて各種のタイミング信号Ｓtを生成するタイミング発生回路４０、液晶装置１の全体を制御するＣＰＵ５０、および階調補正に用いられる各種の変換画像データＤ'を格納したＲＯＭ６０を備えるとともに、画像表示部として、液晶表示装置７０を備えている。なお、この例にあっては、入力画像データＤinと補正画像データＤoutのビット数は、ともに８ビットで表されるものとする。
【００２６】
ここで、液晶表示装置７０は、複数の走査線と複数のデータ線とを備え、走査線とデータ線との交差に対応してマトリックス状に配置された画素電極及びスイッチング素子とを有する液晶パネル、データ線や走査線などに、データ線信号や走査信号などを所定タイミングで供給するためのデータ線駆動回路や、走査線駆動回路などから構成されている。
【００２７】
また、階調補正ユニット２０は、後述するようにＲＡＭを備えており、ＲＯＭ６０から読み出された変換画像データＤ'が、そこにロードされるようになっている。変換画像データＤ'のデータ値は、入力画像データＤinのデータ値に対応してＶＴ特性およびガンマ特性が補正された結果を示すように設定してある。入力画像データＤinのデータ値をｘとしたとき、変換画像データＤ'のデータ値は、ｘを変数とする関数によって定まる。以下、当該関数をｆ（ｘ）と記載することにする。
【００２８】
但し、変換画像データＤ'は、入力画像データＤinの各データ値の全てについて用意されているわけではなく、飛び飛びのデータ値（この例では４個に１個の割合）について予め用意されている。このため、階調補正ユニット２０は、ある変換画像データＤ'と次の変換画像データＤ'の中間にある変換画像データＤ'を補間演算によって算出し、補正画像データＤoutとして出力するようになっている。
【００２９】
＜１−２．階調補正ユニット＞
次に、階調補正ユニット２０の構成について説明する。図２は階調補正ユニット２０のブロック図である。この図に示すように、階調補正ユニット２０では、入力画像データＤinをその上位６ビット（以下、上位画像データＤaと称する）とその下位２ビット（以下、下位画像データＤbと称する）とに分割している。
【００３０】
また、階調補正ユニット２０は、上位画像データＤaのデータ値を「１」だけインクリメントする加算器２０１、上位画像データＤaと加算器２０１の出力データとを選択するスイッチ２０２、変換画像データＤ'を格納するとともにスイッチ２０２の出力データをアドレスデータとして入力し、これに対応する変換画像データＤ'を出力するＲＡＭ２０３、変換画像データＤ'をラッチするラッチ回路２０４、および下位画像データＤbに基づいて２つの変換画像データＤ'に補間を施して補正画像データＤoutを生成する補間回路２０５を備えている。
【００３１】
ここで、ＲＡＭ２０３の記憶内容を図３に示す。この図に示すように、ＲＡＭ２０３には、アドレス値ｎ（ｎは０から６４までの整数）で指示される記憶領域に入力画像データ値４ｎに対応する変換画像データｆ（４ｎ）が格納されている。すなわち、ＲＡＭ２０３には４毎の入力画像データ値ｘ＝０，４，８，…，４ｎ，…，２５６に各々対応する変換画像データＤ'が格納されている。このため、入力画像データＤinの取り得る各データ値の全てについて変換画像データＤ'を記憶する場合と比較して、ＲＡＭ２０３の記憶容量を略１／４に削減することが可能である。
【００３２】
なお、入力画像データＤinは０〜２５５のデータ値を取り得る８ビットのデータであるから、入力画像データ値ｘ＝２５６は現実には存在しない。しかし、補間によって入力画像データ値ｘ＝２５３，２５４，２５５に対応する変換画像データＤ'を算出するためには、入力画像データ値ｘ＝２５６に対応する変換画像データｆ（２５６）が必要となるため、これをＲＡＭ２０３に格納している。
【００３３】
以上の構成において、入力画像データＤinが階調補正ユニット２０に供給されると、入力画像データＤinが上位画像データＤaと下位画像データＤbとに分割される。ここで、上位画像データＤaのデータ値をｋ、下位画像データＤbのデータ値をｊで表すことにする。この場合、入力画像データＤinのデータ値ｘは、ｘ＝４ｋ＋ｊとなる。
【００３４】
この上位画像データＤaは加算器２０１およびスイッチ２０２に供給される。スイッチ２０２は１サンプリング期間の前半で上位画像データ[ｋ]を選択する一方、当該期間の後半で加算器２０１の出力データ[ｋ＋１]を選択する。したがって、１サンプリング期間の前半に上位画像データ[ｋ]がＲＡＭ２０３にアドレスデータとして供給される。すると、これに対応する変換画像データｆ（４ｋ）が読み出され、ラッチ回路２０４によって１サンプリング期間保持される。一方、１サンプリング期間の後半に加算器２０１の出力データ[ｋ＋１]がＲＡＭ２０３に供給されると、これに対応する変換画像データｆ（４ｋ＋４）が読み出される。すなわち、この例にあっては、入力画像データＤinの１サンプリング期間中に、上位画像データＤaと加算器２０１の出力データとに基づいてＲＡＭ２０３から、２つの変換画像データＤ'を時分割で読み出している。
【００３５】
また、補間回路２０５には下位画像データ[ｊ]が供給されており、下位画像データ[ｊ]とｆ（４ｋ）およびｆ（４ｋ＋４）とに基づいて、補正画像データＤoutが生成される。
【００３６】
ここで、補間回路２０５の補間方法について図４を参照して説明する。図４は、入力画像データＤinのデータ値と変換画像データＤ'のデータ値との関係を示すグラフである。なお、黒丸で図示したものがＲＡＭ２０３に記憶されている実データであり、×印で図示したものが補間演算によって算出すべきデータである。
【００３７】
この例のように入力画像データ値が４ｋ＋ｊであるとすると、補間演算によって算出すべきデータ値ｆ（４ｋ＋ｊ）は、ｆ（４ｋ）およびｆ（４ｋ＋４）を用いて、次に示す式（１）によって与えられる。
【００３８】
ｆ（４ｋ＋ｊ）＝｛ｊ・ｆ（４ｋ＋４）＋（４−ｊ）・ｆ（４ｋ）｝／４
…式（１）
すなわち、内分の比に応じて直線補間を演算している。
【００３９】
例えば、入力画像データＤinのデータ値[４ｋ＋ｊ]が「０１０１０００１」（８１）であるとすると、上位画像データＤaのデータ値[ｋ]は「０１０１００」（２０）となり、下位画像データＤbのデータ値[ｊ]は「０１」（１）となる。当該サンプリング期間の前半では、上位画像データ「０１０１００」（ｋ＝２０）がアドレスデータとしてＲＡＭ２０３に供給され、４ｋ＝８０に対応する変換画像データｆ（８０）が読み出される。また、当該サンプリング期間の後半では、上位画像データ「０１０１００」を「１」だけインクリメントした「０１０１０１」（ｋ＋１＝２１）がアドレスとしてＲＡＭ２０３に供給され、４ｋ＋４＝８４に対応する変換画像データｆ（８４）が読み出される。この後、補間回路２０５は、式（１）に従って、以下の演算を実行して補間データｆ（８１）を算出する。
【００４０】
ｆ（８０＋１）＝｛ｆ（８４）＋３・ｆ（８０）｝／４
＜１−３．補間回路＞
次に、補間回路２０５について、より詳細に説明する。式（１）を実行する補間回路２０５の機能ブロック図を図５に示す。まず、下位画像データ[ｊ]が減算器２１１に供給されると、（４−ｊ）が演算され、乗算器２１２においてこの演算結果（４−ｊ）とｆ（４ｋ）とが乗算され、（４−ｊ）・ｆ（４ｋ）が得られる。また、乗算器２１３は下位画像データｊとｆ（４ｋ＋４）とを乗算してｊ・ｆ（４ｋ＋４）を出力する。次に、加算器２１４によって、乗算器２１２，２１３の出力データが加算され、ｊ・ｆ（４ｋ＋４）＋（４−ｊ）・ｆ（４ｋ）が得られた後、ビットシフタ２１５によって、２ビットのビットシフトが行われ、これにより「÷４」の演算が実行される。一般に除算器は回路規模が大きくなるが、この例では、２の階乗の除算を行うので、ビットシフトにより除算を実行することができる。ここで、除数「４」は、ｆ（４ｋ）とｆ（４ｋ＋４）との間隔、すなわち、下位画像データＤbのビット数をＹとしたとき、２のＹ乗となる。したがって、入力画像データＤinを上位ビットと下位ビットに分割し、上位ビットに相当する変換画像データＤ'を実データとして記憶しておき、ある変換画像データＤ'と次の変換画像データＤ'との中間のデータを補間演算により算出する場合には、補間回路の回路構成を簡易なものにすることができる。
【００４１】
図５に示す機能ブロックにおいては、乗算器２１２，２１３を用いて乗算を実行しているが、一般に乗算器は回路規模が大きくなる。このため、乗算器を使用しない回路構成が望ましい。図６は、乗算器を使用しない補間回路のブロック図である。図に示すように補間回路２０５は、下位ビット方向へ１ビットのビットシフトを行うビットシフタ２２１，２２３、下位ビット方向へ２ビットのビットシフトを行うビットシフタ２２２，２２４、加算器２２５，２２６，２２７、および選択回路２２８から構成されている。
【００４２】
ここで、加算器２２５，２２６，２２７の各出力は以下に示す式（２）〜（４）で与えられる。
【００４３】
１）加算器２２５の出力
ｆ（４ｋ）／２＋ｆ（４ｋ）／４＋ｆ（４ｋ＋４）／４
＝｛３・ｆ（４ｋ）＋ｆ（４ｋ＋４）｝／４……式（２）
式（２）より加算器２２５の出力は、ｆ（４ｋ）とｆ（４ｋ＋４）とを３：１の割合で合成したものであるから、ｆ（４ｋ＋１）に相当する（ｊ＝１）。
【００４４】
２）加算器２２６の出力
ｆ（４ｋ）／２＋ｆ（４ｋ＋４）／２
＝｛２・ｆ（４ｋ）＋２・ｆ（４ｋ＋４）｝／４……式（３）
式（３）より加算器２２６の出力は、ｆ（４ｋ）とｆ（４ｋ＋４）とを１：１の割合で合成したものであるから、ｆ（４ｋ＋２）に相当する（ｊ＝２）。
【００４５】
３）加算器２２７の出力は、以下に示す式（４）で与えられる。
【００４６】
ｆ（４ｋ）／４＋ｆ（４ｋ＋４）／２＋ｆ（４ｋ＋４）／４
＝｛ｆ（４ｋ）＋３・ｆ（４ｋ＋４）｝／４……式（４）
式（４）より加算器２２７の出力は、ｆ（４ｋ）とｆ（４ｋ＋４）とを１：３の割合で合成したものであるから、ｆ（４ｋ＋３）に相当する（ｊ＝３）。
【００４７】
このように、加算器２２５，２２６，２２７の各出力はｊ＝１，２，３に各々対応し、また、ｆ（４ｋ）はｊ＝０に対応するから、下位画像データ[ｊ]に応じてｆ（４ｋ）と加算器２２５，２２６，２２７の各出力を選択すれば、補間データが得られることになる。選択回路２２８はこのために設けられたものであり、下位画像データ[ｊ]に基づいて、各入力データを選択し補正画像データＤoutとして出力している。具体的には、ｊ＝０ではｆ（４ｋ）を、ｊ＝１では加算器２２５の出力を、ｊ＝２では加算器２２６の出力を、ｊ＝３では加算器２２７の出力を各々選択する。これにより、補正画像データＤoutが生成される。この例では、乗算器を用いることなく補間回路２０５を構成したので、補間回路２０５の回路規模を大幅に削減することが可能である。なお、選択回路をビットシフタ２２１〜２２４の後段に設け、選択回路の出力を１つの加算器によって加算することによって、回路構成をより一層簡易なものにすることもできる。
【００４８】
＜２．第２実施形態＞
上述した第１実施形態にあっては、１個のＲＡＭ２０３から上位画像データ[ｋ]に対応する変換画像データｆ（４ｋ）と、上位画像データ[ｋ]を１だけインクリメントした[ｋ＋１]に対応する変換画像データｆ（４ｋ＋４）とを１サンプリング期間中に読み出している。このため、入力画像データＤinの転送レートが高速になるとＲＡＭ２０３はアクセス時間が間に合わなくなる可能性がある。また、逆に高速の転送レートに対応しようとすれば、ＲＡＭ２０３としてアクセス時間の短いものを使用する必要があり、製品のコストが上昇したり、消費電力が増大するといった不都合がある。
【００４９】
第２実施形態はこれらの点に鑑みてなされたものであり、２個のＲＡＭを使用することにより、入力画像データＤinの転送レートが高速な場合にも十分動作な液晶装置を提供するものである。
【００５０】
第２実施形態の液晶装置は、階調補正ユニットの詳細な構成を除いて図１に示す第１実施形態の液晶装置と同様に構成されている。以下、第２実施形態に係る階調補正ユニット２１について説明する。図７は、第２実施形態に係る階調補正ユニット２１の構成を示すブロック図である。階調補正ユニット２１は、ＲＡＭ２０３の替わりにＲＡＭ２０３ａ，２０３ｂを使用する点、およびスイッチ２０２およびラッチ回路２０４を省略した点が、図２に示す第１実施形態の階調補正ユニット２０と相違する。
【００５１】
ここで、ＲＡＭ２０３ａおよびＲＡＭ２０３ｂの記憶内容は、第１実施形態のＲＡＭ２０３と同様であり、図３に示すように、アドレス値ｎ（ｎは０から６４までの整数）で指示される記憶領域に入力画像データ値４ｎに対応する変換画像データｆ（４ｎ）が格納されている。すなわち、ＲＡＭ２０３には４毎の入力画像データ値ｘ＝０，４，８，…，４ｎ，…，２５６に各々対応する変換画像データＤ'が格納されている。この場合、ＲＡＭ２０３ａとＲＡＭ２０３ｂの記憶容量は、第１実施形態と比較して２倍となるが、全ての階調値に対応する変換画像データＤ'を記憶する場合と比較して、記憶容量を１／２に削減することができる。
【００５２】
以上の構成において、上位画像データ[ｋ]がアドレスデータとしてＲＡＭ２０３ａに供給されると、ＲＡＭ２０３ａから変換画像データｆ（４ｋ）が読み出される。また、これと並行して、加算器２０１を介してデータ値が「１」だけインクリメントされた上位画像データ[ｋ＋１]がＲＡＭ２０３ｂに供給されると、変換画像データｆ（４ｋ＋４）が読み出される。すなわち、この例では、第１実施形態のように１つＲＡＭを時分割で使用して１サンプリング期間に２つの変換画像データＤ'を読み出すのではなく、予め２つのＲＡＭを用意しておき、各ＲＡＭから変換画像データＤ'を各々読み出すようにしている。
【００５３】
この後、補間回路２０５は、第１実施形態と同様に、式（１）に従って、ｆ（４ｋ）、ｆ（４ｋ＋４）、および下位画像データ[ｊ]に基づいて補間演算を実行し、補正画像データＤoutを算出する。
【００５４】
このように本実施形態によれば、ＲＡＭ２０３ａとＲＡＭ２０３ｂとを用いたので、ＲＡＭ２０３ａおよび２０３ｂのアクセス時間に余裕を持たせることができ、入力画像データＤinの転送レートが高速になっても変換画像データｆ（４ｋ）およびｆ（４ｋ＋４）を確実に読み出すことが可能である。
【００５５】
ところで、図７に示すＲＡＭ２０３ｂに供給されるアドレスデータは、常に、ＲＡＭ２０３ａに供給されるアドレスデータを「１」だけインクリメントしたものである。したがって、ＲＡＭ２０３ｂに記憶する変換画像データＤ'を「１」だけずらして格納しておけば、加算器２０１を省略することが可能である。
【００５６】
上述した観点から構成した階調補正ユニット２２を図８に示す。この図に示すように、階調補正ユニット２２では加算器２０１が省略されている。また、ＲＡＭ２０３ａとＲＡＭ２０３ｃの記憶内容は、図９に示すように同一のアドレスにおいてＲＡＭ２０３ｃの変換画像データＤ'が、ＲＡＭ２０３ａの変換画像データＤ'より「１」進んで記憶されている。換言すれば、ＲＡＭ２０３ｃは、あるアドレス値に対応する記憶領域に、ＲＡＭ２０３ａにおいて当該アドレス値を１だけ進めたアドレス値に対応する記憶領域に記憶されている変換画像データＤ'を記憶している。
【００５７】
このため、例えば、上位画像データＤaのデータ値がｋであるとすれば、ＲＡＭ２０３ａからｆ（４ｋ）、ＲＡＭ２０３ｃからｆ（４ｋ＋４）が同時に読み出されることになる。これにより、補間回路２０５は、ｆ（４ｋ）、ｆ（４ｋ＋４）、および下位画像データ[ｊ]に基づいて補正画像データＤoutを生成することができる。
【００５８】
＜３．第３実施形態＞
上述した第２実施形態の液晶装置にあっては、ＲＡＭのアクセス時間に余裕を持たせることができたが、その記憶容量は第１実施形態のものと比較して２倍に増加している。第３実施形態はこの点に鑑みてなされたものであり、ＲＡＭのアクセス時間に余裕を持たせつつ、ＲＡＭの記憶容量を削減するものである。
【００５９】
第３実施形態の液晶装置は、階調補正ユニットの詳細な構成を除いて図１に示す第１実施形態の液晶装置と同様に構成されている。以下、第３実施形態に係る階調補正ユニット２３について説明する。図１０は、第３実施形態に係る階調補正ユニット２３の構成を示すブロック図である。階調補正ユニット２３は、ＲＡＭ２０３ａ，２０３ｂの替わりにＲＡＭ２０３ｄ，２０３ｅを使用する点、選択回路２０６，２０７を追加した点が、図７に示す第２実施形態の階調補正ユニット２１と相違する。
【００６０】
まず、選択回路２０６，２０７は、上位画像データＤaの最下位ビット値（ＬＳＢ値）に基づいて、入出力端子の接続状態を切り換えている。具体的には、選択回路２０６において、ＬＳＢが「０」の場合には、入力端子ａ１と出力端子ｂ１を接続するとともに入力端子ａ２と出力端子ｂ２とを接続する一方、ＬＳＢ値が「１」の場合には、入力端子ａ１と出力端子ｂ２を接続するとともに入力端子ａ２と出力端子ｂ１とを接続する。また、選択回路２０７は、ＬＳＢ値が「０」の場合には、入力端子ｃ１と出力端子ｄ１を接続するとともに入力端子ｃ２と出力端子ｄ２とを接続する一方、ＬＳＢ値が「１」の場合には、入力端子ｃ１と出力端子ｄ２を接続するとともに入力端子ｃ２と出力端子ｄ１とを接続する。
【００６１】
次に、ＲＡＭ２０３ｄとＲＡＭ２０３ｅの記憶内容を図１１に示す。この図に示すようにＲＡＭ２０３ｄにはアドレス値ｎ（ｎは０から３２までの整数）で指示される記憶領域に変換画像データｆ（８ｎ）が記憶されており、ＲＡＭ２０３ｅにはアドレス値ｎ（ｎは０から３１までの整数）で指示される記憶領域に変換画像データｆ（８ｎ＋４）が記憶されている。すなわち、入力画像データ値ｘ＝０，４，８，１２，…，８ｎ，８ｎ＋４，…，２５２，２５６のうち、入力画像データ値ｘ＝０，８，…，８ｎ，…，２５６に対応する変換画像データＤ'をＲＡＭ２０３ｄに記憶する一方、入力画像データ値ｘ＝４，１２，…，８ｎ＋４，…，２５２に対応する変換画像データＤ'をＲＡＭ２０３ｅに記憶している。
【００６２】
したがって、ＲＡＭ２０３ｄとＲＡＭ２０３ｅは、各々８毎に変換画像データＤ'を記憶している。換言すれば、第１実施形態のＲＡＭ２０３の記憶内容（図３参照）をＲＡＭ２０３ｄとＲＡＭ２０３ｅとに交互に振り分けて記憶している。したがって、ＲＡＭ２０３ｄとＲＡＭ２０３ｅとの合計の記憶容量は、ＲＡＭ２０３の記憶容量と一致するので、全ての変換画像データＤ'を記憶する場合と比較して、記憶容量を１／４に削減することができる。
【００６３】
次に、階調補正ユニット２３の動作について説明する。まず、データ値ｋの上位画像データＤaのＬＳＢ値が「０」であるとすれば、データ値ｋの上位画像データＤaがアドレスデータとしてＲＡＭ２０３ｄおよびＲＡＭ２０３ｅに供給される。このため、ＲＡＭ２０３ｄから変換画像データｆ（８ｋ）が読み出される一方、ＲＡＭ２０３ｅから変換画像データｆ（８ｋ＋４）が読み出される。この時、選択回路２０７は直線的に入出力端子を接続するので、補間回路２０５の入力端子２０５Ａにはｆ（８ｋ）、入力端子２０５Ｂにはｆ（８ｋ＋４）が供給されることになる。
【００６４】
次に、データ値ｋの上位画像データＤaのＬＳＢ値が「１」であるとすれば、選択回路２０６は入出力端子をたすき掛けで接続するので、ＲＡＭ２０３ｅには上位画像データ[ｋ]がアドレスデータとして供給される。ＲＡＭ２０３ｄには加算器２０１によって「１」だけインクリメントされた上位画像データ[ｋ＋１]がアドレスデータとして供給される。したがって、ＲＡＭ２０３ｅから変換画像データｆ（８ｋ＋４）が、ＲＡＭ２０３ｄから変換画像データｆ（８ｋ＋８）が読み出される。この時、選択回路２０７は入出力端子をたすき掛けに接続するので、補間回路２０５の入力端子２０５Ａにはｆ（８ｋ＋４）、入力端子２０５Ｂにはｆ（８ｋ＋８）が供給されることになる。
【００６５】
補間回路２０５では、ある変換画像データＤ'と次の変換画像データＤ'とにも続いて、中間の変換画像データＤ'を補間演算により算出するが、この例によれば、上位画像データＤaのＬＳＢ値と無関係に、補間回路２０５の入力端子２０５Ａにある変換画像データＤ'が供給されるとともに、入力端子２０５Ｂに次の変換画像データＤ'が供給される。したがって、補間回路２０５は第１実施形態と同様に補間演算を実行して補正画像データＤoutを生成する。
【００６６】
このように本実施形態にあっては、４毎の変換画像データＤ'をＲＡＭ２０３ｄとＲＡＭ２０３ｅとに交互に振り分けて記憶したので、全ての変換画像データＤ'を記憶する場合と比較して、記憶容量を１／４に削減することができる。さらに、ＲＡＭ２０３ｄとＲＡＭ２０３ｅから各々補間演算に用いる変換画像データＤ'を読み出すようにしたので、アクセス時間に余裕を持たせることができる。
【００６７】
＜４．第４実施形態＞
上述した第３実施形態の液晶装置は、ＲＡＭ２０３ｄ，２０３ｅに４毎の変換画像データＤ'を交互に記憶するものであったが、アドレスデータの生成および変換画像データＤ'を後段の補間回路２０５に供給するために、加算器２０１、選択回路２０６，２０７を設ける必要がある。
【００６８】
ところで、ＲＡＭに記憶すべき変換画像データＤ'は上位画像データＤaのビット数分だけしか用意しないため飛び飛びのものとなる。しかし、階調補正に用いる変換画像データＤ'は相関性が強いので、ＲＡＭに記憶すべき変換画像データＤ'のうち隣接するものは急激に変化しない。したがって、隣接する変換画像データＤ'の差分値は通常の変換画像データＤ'に比較してデータ量が少ない。
【００６９】
第４実施形態はこの点に着目してなされたものであり、第４実施形態の液晶装置は、ＲＡＭの記憶内容を工夫することによって、その記憶容量をさほど増大させることなく、より簡易な構成でＲＡＭのアクセス時間に余裕を持たせるものである。
【００７０】
まず、第４実施形態の具体的な構成を説明する前に、補間の方法について説明する。第４実施形態では第１実施形態と同様に直線補間を行う。この場合、補間演算の演算式は上述した式（１）で与えられる。ここで、式（１）を以下のように変形して式（５）を得ることができる。
【００７１】

式（５）によれば、ｆ（４ｋ）とｆ（４ｋ＋４）−ｆ（４ｋ）とが与えられれば、下位画像データ[ｊ]に基づいて、補正画像データｆ（４ｋ＋ｊ）を算出できることになる。
【００７２】
そこで、本実施形態では、ｆ（４ｋ）とｆ（４ｋ＋４）−ｆ（４ｋ）とを各々ＲＡＭに格納し、必要に応じて読み出すようにしている。
【００７３】
次に、第４実施形態に係る液晶装置の具体的な構成は、階調補正ユニットの詳細な構成を除いて図１に示す第１実施形態の液晶装置と同様である。以下、第４実施形態に係る階調補正ユニット２４について説明する。図１２は、第４実施形態に係る階調補正ユニット２４の構成を示すブロック図である。階調補正ユニット２４は、ＲＡＭ２０３ｆ，２０３ｇおよび補間回路２０８から構成されており、図１０に示す第３実施形態の階調補正ユニット２３と比較して、加算器２０１および選択回路２０６，２０７が省略されている。
【００７４】
ここで、ＲＡＭ２０３ｆとＲＡＭ２０３ｇの記憶内容を図１３に示す。この図に示すようにＲＡＭ２０３ｆにはアドレス値ｎに対応して変換画像データｆ（４ｎ）が記憶される一方、ＲＡＭ２０３ｇにはアドレス値ｎに対応して差分変換画像データΔｆ（４ｎ）＝ｆ（４ｎ＋４）−ｆ（４ｎ）が記憶されている。ここで、差分変換画像データΔｆ（４ｎ）は、隣接する変換画像データＤ'の差分であるから、そのビット数は変換画像データＤ'と比較して少なくなる。このため、ＲＡＭ２０３ｇの記憶容量はＲＡＭ２０３ｆの記憶容量と比較して極めて少なくて足りる。したがって、ＲＡＭ２０３ｆとＲＡＭ２０３ｇの記憶容量の合計は、第３実施形態のＲＡＭ２０３ｄとＲＡＭ２０３ｅの記憶容量の合計と比べて、さほど増加しない。
【００７５】
次に、補間回路２０８の構成を図１４に示す。この図に示すように補間回路２０８は、２ビットのビットシフトを行うビットシフタ２３１、乗算器２３２、および加算器２３３を備えている。ここで、入力画像データＤinのデータ値をｘ＝４ｋ＋ｊ、上位画像データＤaのデータ値をｋ、下位画像データＤbのデータ値をｊとすると、ＲＡＭ２０３ｆから変換画像データｆ（４ｋ）、ＲＡＭ２０３ｇから差分変換画像データΔｆ（４ｋ）が各々読み出される。
【００７６】
ビットシフタ２３１が差分変換画像データΔｆ（４ｋ）にビットシフトを施すことによって、Δｆ（４ｋ）／４を出力する。この後、乗算器２３２がΔｆ（４ｋ）／４と下位画像データ[ｊ]とを乗算してｊ・Δｆ（４ｋ）／４を生成すると、加算器２３３は変換画像データｆ（４ｋ）と乗算結果とを加算してΔｆ（４ｋ）／４＋ｆ（４ｋ）を補正画像データＤoutとして生成する。
【００７７】
このように本実施形態によれば、予め変換画像データｆ（４ｎ）と差分変換画像データΔｆ（４ｎ）とをＲＡＭ２０３ｆおよびＲＡＭ２０３ｇに各々格納したので、記憶容量をさほど増加させることなく、階調補正ユニット２４全体の構成を簡略化することができ、しかも、ＲＡＭ２０３ｆおよびＲＡＭ２０３ｇのアクセス時間に余裕を持たせることが可能となる。
【００７８】
＜５．応用例＞
次に、上述した液晶装置を具体的な電子機器に用いた例のいくつかについて説明する。
【００７９】
＜その１：プロジェクタ＞
まず、この液晶パネルをライトバルブとして用いたプロジェクタについて説明する。図１５は、プロジェクタの構成例を示す平面図である。
【００８０】
この図に示されるように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、ライトガイド１１０４内に配置された４枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離され、各原色に対応するライトバルブとしての液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇに入射される。
【００８１】
液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇおよびこれを駆動する駆動回路は上述した液晶表示装置７０において、入力を３系統に拡張したものである。この場合、上述した液晶装置１において、階調補正ユニットを３系統設け、Ｒ、Ｇ、Ｂの各原色信号に対応する補正画像データＤoutを生成し、これを液晶表示装置に供給している。
【００８２】
そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２においては、ＲおよびＢの光が９０度に屈折する一方、Ｇの光が直進する。したがって、各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン等にカラー画像が投写されることとなる。
【００８３】
＜その２：モバイル型コンピュータ＞
次に、この液晶パネルを、モバイル型のパーソナルコンピュータに適用した例について説明する。図１６は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示ユニット１２０６とから構成されている。この液晶表示ユニット１２０６に、上述した液晶装置１を適用することができる。
【００８４】
＜その３：携帯電話＞
さらに、この液晶装置１を、携帯電話に適用した例について説明する。図１７は、この携帯電話の構成を示す斜視図である。図において、携帯電話１３００は、複数の操作ボタン１３０２とともに、反射型の液晶パネル１００５を備えるものである。
【００８５】
なお、図１５〜図１７を参照して説明した電子機器の他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
【００８６】
＜６．変形例＞
本発明は上述した実施形態に限定されるものではなく、例えば、以下に述べる各種の変形が可能である。
【００８７】
（１）上述した実施形態にあっては、補正画像データＤoutをＤ／Ａ変換器３０でアナログ画像信号に変換した後、液晶表示装置７０に供給したが、液晶表示装置７０がデジタル信号入力に対応したものであれば、補正画像データＤoutを液晶表示装置７０に直接供給してもよいことは勿論である。
【００８８】
（２）上述した実施形態において、ＲＯＭ６０に入力画像の特性に応じた各種の変換画像データＤ'を格納しておき、入力画像に応じて階調補正ユニットにロードする変換画像データＤ'を切り換えるようにしてもよい。例えば、パーソナルコンピュータで生成されるグラッフィクデータを表示する場合と、映像信号を表示する場合とで、変換画像データＤ'を選択するようにしてもよい。また、ＲＯＭ６０を用いることなく変換画像データＤ'を外部装置で生成してロードするようにしてもよい。さらに、パーソナルコンピュータに適用する場合にあっては、ハードディスク等に変換画像データＤ'を記憶しておき、その初期化時にハードディスクから変換画像データＤ'をロードするようにしてもよい。
【００８９】
（３）上述した実施形態において、補間回路２０５等ではビットシフタを用いて除算を行っていたが、除算結果の下位ビットが表示画像の品質に与える影響が少ないのであれば、これを無視するようにして後段の加算器の構成を簡略化してもよい。
【００９０】
（４）上述した実施形態においては、８ビットの入力画像データＤinを上位６ビットと下位２ビットに分割したが、本発明はこれに限定されるものではなく、入力画像データＤinのビット数、上位ビット数、および下位ビット数は任意に定めることが可能である。例えば、入力画像データＤinのビット数をＬ＝Ｍ＋Ｎ、上位ビット数をＭ、下位ビット数をＮとすれば、第１実施形態のＲＡＭ２０３、第２実施形態のＲＡＭ２０３ａ〜２０３ｃ、第４実施形態のＲＡＭ２０３ｆには、入力画像データＤinの各データ値に対応する変換画像データＤ'の中から、下位ビットの間隔（２のＮ乗の間隔）で抽出した変換画像データＤ'をＭビットの上位画像データＤａの取り得る各データ値に対応づけて記憶すればよい。また、第３実施形態のＲＡＭ２０３ｄとＲＡＭ２０３ｅには、下位ビットの間隔（２のＮ乗の間隔）で変換画像データＤ'の一部を交互に割り振って記憶すればよい。
【００９１】
（５）上述した実施形態においては、下位画像データＤbに基づいて、２つの変換画像データＤ'に補間演算を施すことにより補正画像データＤoutを生成するようにしたが、補間演算の手法は直線補間に限られず、最小二乗法による補間であってもよい。さらに、２つの変換画像データＤ'から補間を行ったが、３以上の変換画像データＤ'から補間を行うようにしてもよいことは勿論である。
【００９２】
【発明の効果】
以上説明したように本発明よれば、階調補正を行うための変換データの一部について記憶しておき、中間の変換データについては補間演算により算出するようにしたので、変換データを記憶する記憶手段の記憶容量を大幅に削減することが可能となる。
【図面の簡単な説明】
【図１】 本発明の一実施形態である液晶装置の全体構成を示すブロック図である。
【図２】 第１実施形態に係る階調補正ユニット２０のブロック図である。
【図３】 同実施形態に用いられるＲＡＭ２０３の記憶内容を示す図である。
【図４】 同実施形態において入力画像データＤinのデータ値と変換画像データＤ'のデータ値との関係を示すグラフである。
【図５】 同実施形態に用いられる補間回路２０５の機能ブロック図である。
【図６】 乗算器を使用しない補間回路２０５のブロック図である。
【図７】 第２実施形態に係る階調補正ユニット２１の構成を示すブロック図である。
【図８】 同実施形態に係る階調補正ユニット２２の構成を示すブロック図である。
【図９】 同実施形態に用いられるＲＡＭ２０３ａとＲＡＭ２０３ｃの記憶内容を示す図である。
【図１０】 第３実施形態に係る階調補正ユニット２３の構成を示すブロック図である。
【図１１】 同実施形態に用いられるＲＡＭ２０３ｄとＲＡＭ２０３ｅの記憶内容を示す図である。
【図１２】 第４実施形態に係る階調補正ユニット２４の構成を示すブロック図である。
【図１３】 同実施形態に用いられるＲＡＭ２０３ｆとＲＡＭ２０３ｇの記憶内容を示す図である。
【図１４】 同実施形態に係る補間回路２０８の構成を示すブロック図である。
【図１５】 同液晶装置を適用した電子機器の一例たるプロジェクタの構成を示す断面図である。
【図１６】 同液晶装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図１７】 同液晶装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【符号の説明】
２０〜２４……階調補正ユニット（階調補正装置）
７０……液晶表示装置（画像表示部）
２０３，２０３ａ〜２０３ｆ……ＲＡＭ（記憶手段、記憶部）
２０１……加算器（読出手段）
２０２……スイッチ（読出手段）
２０５，２０８……補間回路（補間手段）
２０６，２０７……選択回路（読出手段）
Ｄa……上位画像データ（上位階調データ）
Ｄb……下位画像データ（下位階調データ）
Ｄin……入力画像データ（階調データ）
Ｄ'……変換画像データ（変換データ）
Ｄout……補正画像データ（補正階調データ）

Claims (6)

1. 画像の階調を示す階調データにおける所定のデータ値毎に予め定められた変換データを用いて、前記階調データに階調補正を施して補正階調データを生成する階調補正装置であって、
   入力される前記階調データを上位ビットと下位ビットとに分割して上位階調データと下位階調データとを各々生成する分割手段と、
   前記変換データを前記上位階調データの取り得る各データ値に対応付けて記憶する第１の記憶手段と、
   あるアドレスに対応する記憶領域に、前記第１の記憶手段において当該アドレスを１だけ進めたアドレスに対応する記憶領域に記憶されている前記変換データを記憶する第２の記憶手段と、
   前記上位階調データをアドレスデータとして前記第１および第２の記憶手段に供給し、前記第１の記憶手段から第１の変換データを読み出す一方、前記第２の記憶手段から第２の変換データを読み出す読出手段と、
   前記下位階調データに基づいて、前記読出手段によって読み出された前記第１および第２の変換データに補間演算を施して補正階調データを生成する補間手段と
   を備えることを特徴とする階調補正装置。
2. 画像の階調を示す階調データにおける所定のデータ値毎に予め定められた変換データを用いて、前記階調データに階調補正を施して補正階調データを生成する階調補正装置であって、
   入力される前記階調データを上位ビットと下位ビットとに分割して上位階調データと下位階調データとを各々生成する分割手段と、
   前記変換データを、前記下位ビットの間隔で前記上位階調データの取り得る各データ値に対応付けて交互に記憶する第１および第２の記憶手段と、
   前記上位階調データに基づいて、前記第１の記憶手段および前記第２の記憶手段から、前記上位階調データのデータ値に対応する第１の変換データと当該データ値を１だけインクリメントしたデータ値に対応する第２の変換データとを読み出す読出手段と、
   前記下位階調データに基づいて、前記読出手段によって読み出された前記第１および第２の変換データに補間演算を施して補正階調データを生成する補間手段と、
   を備え、
   前記上位階調データの最下位ビット値に基づいて、前記第１及び第２の記憶手段に入力される前記上位階調データを交互に切り換える第１の選択回路と、
   前記上位階調データの最下位ビット値に基づいて、前記補間手段に入力される前記第１の変換データと前記第２の変換データとを交互に切り換える第２の選択回路と、
   を更に備えることを特徴とする階調補正装置。
3. 請求項１または２に記載した階調補正装置と、
   前記階調補正装置から出力される補正階調データに基づいて、画像を表示する画像表示部とを
   を備えることを特徴とする画像表示装置。
4. 前記画像表示部は、液晶パネルを備えるものであって、前記変換データは、当該液晶パネルの印加電圧に対する透過率特性またはガンマ特性のうち少なくとも一方を補正するために用いられることを特徴とする請求項３に記載の画像表示装置。
5. 画像の階調を示す階調データにおける所定のデータ値毎に予め定められた変換データを用いて、前記階調データに階調補正を施す階調補正方法であって、
   入力される前記階調データを上位ビットと下位ビットとに分割して上位階調データと下位階調データとを各々生成し、
   前記変換データを前記上位階調データの取り得る各データ値に対応付けて第１の記憶部に記憶し、
   あるアドレスに対応する記憶領域に、前記第１の記憶部において当該アドレスを１だけ進めたアドレスに対応する記憶領域に記憶されている前記変換データを第２の記憶部に記憶し、
   前記上位階調データをアドレスデータとして前記第１および第２の記憶部に供給し、前記第１の記憶部から第１の変換データを読み出す一方、前記第２の記憶部から第２の変換データを読み出し、
   前記下位階調データに基づいて、読み出された前記第１および第２の変換データに補間演算を施して補正階調データを生成する
   ことを特徴とする階調補正方法。
6. 画像の階調を示す階調データにおける所定のデータ値毎に予め定められた変換データを用いて、前記階調データに階調補正を施す階調補正方法であって、
   入力される前記階調データを上位ビットと下位ビットとに分割して上位階調データと下位階調データとを各々生成し、
   前記下位ビットの間隔で前記上位階調データの取り得る各データ値に対応付けて、前記上位階調データの最下位ビット値に基づいて前記上位階調データを交互に切り換えて第１及び第２の記憶部に記憶し、
   前記上位階調データに基づいて、前記第１の記憶部および前記第２の記憶部から、前記上位階調データのデータ値に対応する第１の変換データと当該データ値を１だけインクリメントしたデータ値に対応する第２の変換データとを読み出すとともに、前記上位階調データの最下位ビット値に基づいて交互に切り換え、
   前記下位階調データに基づいて、読み出された前記第１および第２の変換データに補間演算を施して補正階調データを生成する
   ことを特徴とする階調補正装置。

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