JP2008005319A - 階調変換装置 - Google Patents
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Abstract
【課題】メモリの記憶容量を削減しつつ、高速動作が可能な階調変換装置を提供することを目的とする。
【解決手段】入力画像データInのビット幅N+nを上位ビットNと下位ビットnに分け、上位データInNと下位データInnを出力する可変ビット選択部2と、上位データInNから1を減算した減算データInNoを出力する減算器4と、デュアルポートメモリにより構成され、上位データInNに対応する階調変換データF(p)を出力すると共に減算データInNoに対応する階調変換データF(p−1)を出力する階調変換部5と、下位データInnに基づいて補間係数W、(1−W)を生成する補間係数生成部6と、補間係数W、(1−W)に基づいて階調変換データF(p)、F(p−1)の直線補間演算を行い、出力画像データF(P)を出力する演算部7とを備えて階調変換装置1を構成する。
【選択図】図1
【解決手段】入力画像データInのビット幅N+nを上位ビットNと下位ビットnに分け、上位データInNと下位データInnを出力する可変ビット選択部2と、上位データInNから1を減算した減算データInNoを出力する減算器4と、デュアルポートメモリにより構成され、上位データInNに対応する階調変換データF(p)を出力すると共に減算データInNoに対応する階調変換データF(p−1)を出力する階調変換部5と、下位データInnに基づいて補間係数W、(1−W)を生成する補間係数生成部6と、補間係数W、(1−W)に基づいて階調変換データF(p)、F(p−1)の直線補間演算を行い、出力画像データF(P)を出力する演算部7とを備えて階調変換装置1を構成する。
【選択図】図1
Description
本発明は、画像データに対して階調変換を行う階調変換装置に関し、特に非線形処理回路を使用する階調変換装置に関する。
撮像装置や映像表示装置などで輝度を補正するためにガンマ特性を利用した階調変換装置が用いられるが、階調変換方式としては、アナログ的に階調変換を行う方式やディジタル的にLUT(Look Up Table)と呼ばれるメモリ(以下、単にLUTという)を用いて表示特性に合った信号に階調変換を行う方式が知られている。
特に、LUTを用いた階調変換方式は、入力画像データに対応した階調変換後の出力画像データを予めLUTに格納しておき、入力画像データをアドレス値としてそのLUTから出力画像データを読み出せばよく非常に簡単で、一般的によく用いられている。しかしこの場合入力画像データと出力画像データはLUTにおいて1対1の関係になるためLUTの記憶容量が増大してしまうという問題がある。
そこで、LUTに1次関数(ガンマ曲線上の所定の2点間を結ぶ直線に対応する1次関数)や2次関数(ガンマ曲線上の所定の2点間の曲線に対応する2次関数)の係数などを格納し、それらを用いて階調変換を行う関数演算方式がある(例えば、特許文献1参照)。1次関数を利用した関数演算方式としては、例えば、入力画像データのビット幅を上位ビットと下位ビットに分けて上位ビットに対応するデータをLUTのアドレスとし、LUTの出力を1次関数の係数(傾き)及び基準出力値とし、下位ビットに対応するデータ、係数、及び基準出力値によりガンマ曲線を折線で近似して階調変換後の出力画像データを得るものがある。このように、関数演算方式は1次関数や2次関数の係数などをLUTに記憶させておくだけでよいので、LUTの記憶容量を削減することができる。
しかしながら、この関数演算方式は、ガンマ曲線の湾曲な部分における階調変換の対応が難しいという問題がある。単純に上位ビットを増やせば階調変換の精度が向上するが、LUTの記憶容量が増大してしまうという問題がある。
そこで、LUTの記憶容量を増大させない階調変換方式として、例えば、上位ビットに対応する上位データとその上位データに1加算した加算データとをスイッチにより交互に切り替えてLUTのアドレスとし、下位ビットから得られる重みに基づいて上位データに対応するLUTの出力データ及び加算データに対応するLUTの出力データの2点間の直線補間演算を行い、階調変換後の出力画像データを得るものがある(例えば、特許文献2参照)。
特開平6−233131号公報
特許第3447863号公報
しかしながら、上述のように、LUTのアドレスとして上位データと加算データとを交互に切り替え、LUTから出力される2つのデータの直線補間を行うことにより出力画像データを得る階調変換方式では、昨今の映像データの高速化に対応させて上位データと加算データとの切替え速度を速くすることが技術的に難しく、階調変換装置の動作速度を低下させなくてはならないという問題がある。
そこで、本発明は、階調変換用のデータを記憶するためのメモリの記憶容量を削減しつつ、高速動作が可能な階調変換装置を提供することを目的とする。
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の階調変換装置は、入力画像データのビット幅を上位ビットと下位ビットに分け、前記上位ビットに対応する上位データと前記下位ビットに対応する下位データを出力する可変ビット選択手段と、前記上位データに1を加算または前記上位データから1を減算した演算データを出力する演算器と、互いに同じデータが記憶される2つのデュアルポートメモリにより構成され、一方のデュアルポートメモリから前記上位データに対応する第1の階調変換データを出力すると共に他方のデュアルポートメモリから前記演算データに対応する第2の階調変換データを出力する階調変換手段と、前記下位データに基づいて補間係数を生成する補間係数生成手段と、前記補間係数に基づいて前記第1及び第2の階調変換データの2点間の直線補間演算を行い、前記入力画像データの階調変換後の出力画像データを出力する演算手段とを備える。
すなわち、本発明の階調変換装置は、入力画像データのビット幅を上位ビットと下位ビットに分け、前記上位ビットに対応する上位データと前記下位ビットに対応する下位データを出力する可変ビット選択手段と、前記上位データに1を加算または前記上位データから1を減算した演算データを出力する演算器と、互いに同じデータが記憶される2つのデュアルポートメモリにより構成され、一方のデュアルポートメモリから前記上位データに対応する第1の階調変換データを出力すると共に他方のデュアルポートメモリから前記演算データに対応する第2の階調変換データを出力する階調変換手段と、前記下位データに基づいて補間係数を生成する補間係数生成手段と、前記補間係数に基づいて前記第1及び第2の階調変換データの2点間の直線補間演算を行い、前記入力画像データの階調変換後の出力画像データを出力する演算手段とを備える。
また、上記階調変換装置は、前記入力画像データに基づいて前記上位ビットと前記下位ビットの比を制御する可変ビット制御手段をさらに備えるように構成してもよい。
また、上記2つのデュアルポートメモリは、それぞれ、前記入力画像データの最小値から最大値までの全範囲が所定数で分けられたときの各範囲にそれぞれ対応する複数のデュアルポートメモリにより構成され、前記可変ビット制御手段は、前記複数のデュアルポートメモリのうち前記入力画像データに対応するデュアルポートメモリに応じて前記上位ビットと前記下位ビットの比を制御するように構成してもよい。
また、上記2つのデュアルポートメモリは、それぞれ、前記入力画像データの最小値から最大値までの全範囲が所定数で分けられたときの各範囲にそれぞれ対応する複数のデュアルポートメモリにより構成され、前記可変ビット制御手段は、前記複数のデュアルポートメモリのうち前記入力画像データに対応するデュアルポートメモリに応じて前記上位ビットと前記下位ビットの比を制御するように構成してもよい。
また、上記複数のデュアルポートメモリは、それぞれ、前記各範囲のうち対応する範囲のガンマ曲線から得られる階調変換データのビット幅に応じた記憶容量を有して構成され、前記可変ビット制御手段は、前記入力画像データに基づいて第1及び第2のオフセット値を出力し、前記演算手段は、前記補間係数に基づいて前記第1の階調変換データと前記第1のオフセット値との加算値及び前記第2の階調変換データと前記第2のオフセット値との加算値の2点間の直線補間演算を行い、前記出力画像データを出力するように構成してもよい。
また、上記演算手段は、前記第1の階調変換データと前記第1のオフセット値とを加算する第1の加算手段と、前記第2の階調変換データと前記第2のオフセット値とを加算する第2の加算手段と、前記第1の加算手段から出力されるデータと前記補間係数とを乗算する第1の乗算手段と、前記第2の加算手段から出力されるデータと前記補間係数とを乗算する第2の乗算手段と、前記第1の乗算手段から出力されるデータと前記第2の乗算手段から出力されるデータとを加算し前記出力画像データを出力する第3の加算手段とを備えるように構成してもよい。
本発明によれば、階調変換用のデータを記憶するためのメモリの記憶容量を削減しつつ、階調変換装置を高速に動作させることができる。
以下、本発明の実施形態を図面を用いて説明する。
図1は、本発明の実施形態の階調変換装置を示す図である。なお、本実施形態の階調変換装置は、例えば、透過型液晶プロジェクタ、LCOSなどの反射型液晶プロジェクタ、DMD素子を用いたDLPプロジェクタ、LEDプロジェクタ、レーザスキャンプロジェクタ、CRT投射型ディスプレイなどの映像投影装置や有機ELディスプレイ、プラズマディスプレイ、CRTディスプレイ、SEDディスプレイなどの映像表示装置において、映像の輝度を補正するために適用可能とする。
図1は、本発明の実施形態の階調変換装置を示す図である。なお、本実施形態の階調変換装置は、例えば、透過型液晶プロジェクタ、LCOSなどの反射型液晶プロジェクタ、DMD素子を用いたDLPプロジェクタ、LEDプロジェクタ、レーザスキャンプロジェクタ、CRT投射型ディスプレイなどの映像投影装置や有機ELディスプレイ、プラズマディスプレイ、CRTディスプレイ、SEDディスプレイなどの映像表示装置において、映像の輝度を補正するために適用可能とする。
図1に示す階調変換装置1は、可変ビット選択部2と、可変ビット制御部3と、減算器4と、階調変換部5と、補間係数生成部6と、演算部7とを備えて構成されている。
上記可変ビット選択部2は、入力画像データInのビット幅(N+n)ビットを上位ビットNと下位ビットnに分割し、上位ビットNに対応する上位データInNと下位ビットnに対応する下位データInnを出力する。なお、上位ビットNと下位ビットnの分割比は、可変ビット制御部3からの制御信号Cに基づいて制御される。
上記可変ビット選択部2は、入力画像データInのビット幅(N+n)ビットを上位ビットNと下位ビットnに分割し、上位ビットNに対応する上位データInNと下位ビットnに対応する下位データInnを出力する。なお、上位ビットNと下位ビットnの分割比は、可変ビット制御部3からの制御信号Cに基づいて制御される。
上記可変ビット制御部3は、入力画像データInの最大値から最小値の全範囲を予めいくつかに分けたときの各範囲に設定される閾値と入力される入力画像データInとを比較し、その比較結果に基づいて上記上位ビットNと上記上位ビットnの分割比を制御するための制御信号Cを出力すると共に、その比較結果に基づいてオフセット値offset1、offset2を出力する。すなわち、可変ビット制御部3は、上記各範囲のうち入力画像データInに対応する範囲に応じて制御信号Cを出力する。例えば、可変ビット制御部3は、入力画像データInが上記各範囲のうちガンマ曲線の湾曲な部分を含む範囲(階調変換の精度を向上させたい範囲)に対応すると判断した場合、通常時(入力画像データInがガンマ曲線の湾曲な部分を含む範囲以外の範囲に対応するとき)よりも上位ビットNが増加し下位ビットnが減少するような制御信号Cを出力する。また、可変ビット制御部3は、入力画像データInがガンマ曲線の湾曲な部分を含む範囲以外の範囲に対応すると判断した場合、上位ビットNと下位ビットnの分割比が最初に決めた任意の分割比に戻るような制御信号Cを出力する。
また、可変ビット制御部3は、上記各範囲のうち入力画像データInに対応する範囲に応じて予め決められたオフセット値offset1、offset2を出力する。
上記減算器4は、可変ビット選択部2から出力される上位データInNを−1だけ減算した減算データInNoを出力する。すなわち、上位データInNは、階調変換部5にそのまま入力される信号系Aと、減算器4で−1だけ減算されて減算データInNoとして階調変換部5に入力される信号系Bとに分かれる。
上記減算器4は、可変ビット選択部2から出力される上位データInNを−1だけ減算した減算データInNoを出力する。すなわち、上位データInNは、階調変換部5にそのまま入力される信号系Aと、減算器4で−1だけ減算されて減算データInNoとして階調変換部5に入力される信号系Bとに分かれる。
上記階調変換部5は、8つのLUT8(8−1、8−2、8−3、・・・8−8)から構成されるLUTユニット9と、上位データInNをアドレスとしてLUTユニット9から階調変換データF(p)を読み出すと共に減算データInNoをアドレスとしてLUTユニット9から階調変換データF(p−1)を読み出す読出手段(不図示)とを備えて構成されている。上記各LUT8は、それぞれ、互いに同じデータが記憶される2つのデュアルポートメモリにより構成され、上記各範囲のうち対応する範囲のガンマ曲線から得られる階調変換データF(p)、(p−1)のビット幅に応じた記憶容量を有している。このように、各LUT8をそれぞれ互いに同じデータが記憶される2つのデュアルポートメモリで構成することにより、LUTユニット9を1つで構成することができ回路構成を簡略化することができる。
例えば、まず、階調変換部5は、入力される信号系Aの上位データInNを上位ビットaの上位データInNAと下位ビット(N−a)の下位データInNBに分割すると共に、入力される信号系Bの減算データInNoを上位ビットaの上位データInNCと下位ビット(N−a)の下位データInNDに分割する。
次に、階調変換部5は、上位データInNAや上位データInNCに基づいてLUTユニット9内の8つのLUT8から所望のLUT8を選択する。なお、上位データInNAや上位データInNCの上位ビットaはLUT8の数により決定される。例えば、4つのLUT8によりLUTユニット9が構成される場合、上位データInNAや上位データInNCの上位ビットaは2ビットになり、8つのLUT8によりLUTユニット9が構成される場合、上位データInNAや上位データInNCの上位ビット(N−a)は3ビットになる。
そして、階調変換部5は、下位データInNBをアドレスとし、選択した所望なLUT8から対応する階調変換データF(p)を出力すると共に、下位データInNDをアドレスとし、選択した所望なLUT8から対応する階調変換データF(p−1)を出力する。
上記補間係数生成部6は、下位データInnに基づいて補間係数W、(1−W)を生成する。すなわち、可変ビット選択部2で分割された下位データInnは、図2に示すように、0以上〜1未満の値と考えることができるため、補間係数W、(1−W)は、階調変換部5から出力される階調変換データF(p)と階調変換データF(p−1)の2点間での直線補間演算を行う為の比として考えることができる。
上記演算部7は、加算器10〜12と、積算器13、14とを備えて構成され、階調変換データF(p)、F(p−1)と、オフセット値offset1、offset2と、補間係数W、(1−W)とを積和演算する。すなわち、加算器10は、階調変換データF(p)とオフセット値offset2とを加算する。加算器11は、階調変換データF(p−1)とオフセット値offset1とを加算する。積算器13は、加算器10の出力値と補間係数Wとを積算する。積算器14は、加算器11の出力値と補間係数(1−W)とを積算する。加算器12は、積算器13の出力値と積算器14の出力値とを加算して入力画像データInの階調変換後の出力画像データF(P)を出力する。
次に、入力画像データInのビット幅を10ビットとし、通常時の上位データInNの上位ビットNを4ビット、下位データInnの下位ビットnを6ビットとする場合の本実施形態の階調変換装置1の動作を説明する。
図3Aは、このように設定される場合のLUTユニット9における入力−出力変換対応グラフを示す図である。なお、グラフの横軸は信号系Aの上位データInN(または信号系Bの減算データInNo)を示し、グラフの縦軸は階調変換データF(p)(または階調変換データF(p−1))を示している。すなわち、図3Aに示すグラフは、LUTユニット9を構成する2つのデュアルポートメモリのうちの一方のメモリの構成を模式的に示している。また、グラフ上の実線はガンマ曲線を示し、ガンマ値を2.2としている。また、図3Aに示すグラフの横軸において、0〜127の範囲がLUT8−1に、128〜255の範囲がLUT8−2に、256〜383の範囲がLUT8−3に、384〜511の範囲がLUT8−4に、512〜639の範囲がLUT8−5に、640〜767の範囲がLUT8−6に、768〜895の範囲がLUT8−7に、896〜1023の範囲がLUT8−8にそれぞれ対応しているものとする。
図3Aに示すように、各LUT8のそれぞれの記憶容量は、少なくとも斜線部分の記憶容量があればよい。すなわち、各LUT8は、それぞれ、上位ビットNの上位データInNを表すのに必要なデータ数と、上記8つの範囲のうち対応する範囲のガンマ曲線から得られる階調変換データF(p)、F(p−1)を出力するために必要なビット幅との積(例えば、上位データInNがLUT8−2に対応する場合、上位ビットNが4ビットの上位データInNを表すのに必要なデータ数16と、11〜49の階調変換データF(p)を出力するために必要なビット幅6ビットとの積96ビット)を記憶することが可能な記憶容量を有している。
また、可変ビット制御部3は、上述したように、入力画像データInに基づいて予め決められたオフセット値offset1、offset2を出力する。例えば、可変ビット制御部3は、入力画像データInが閾値128以上で閾値255未満であると判断した場合、オフセット値offset1、offset2として+11を出力し、入力画像データInが閾値256以上で閾値383未満であると判断した場合、オフセット値offset1、offset2として+49を出力する。
図3Bは、8つのLUT8のそれぞれの記憶容量を示している。なお、グラフの横軸はアドレス(上位データInNまたは減算データInNo)を示し、グラフの縦軸は記憶容量を示している。また、図3Bに示す破線以下に形成される面積は、LUTユニット9が1024(10ビット)×10ビットの1つのLUTにより構成されるときの記憶容量を示している。
図3Bに示すように、LUT8−1は16×5ビット=80ビットの記憶容量を有し、LUT8−2は16×6ビット=96ビットの記憶容量を有し、LUT8−3及びLUT8−4はそれぞれ2×16×7ビット=224ビットの記憶容量を有し、LUT8−5〜LUT8−7はそれぞれ16×8ビット=128ビットの記憶容量を有し、LUT8−8は16×9ビット=144ビットの記憶容量を有している。従って、LUTユニット9の総記憶容量としては、1152ビットの記憶容量があればよい。なお、ガンマ曲線の湾曲な部分に対応するLUT8−3、LUT8−4のそれぞれの記憶容量は、5ビットの上位データInNが入力されるために必要なデータ数を2×16=32として設定しているが、16の3倍以上のデータ数に設定してもよく、ガンマ曲線の湾曲な部分に対応する範囲の記憶容量は任意に設定可能とする。
図3Cは、可変ビット制御部3における上位データInNの上位ビットNと下位データInnの下位ビットnの割り当てを示す図である。
図3Cに示すように、入力画像データInが0〜255の範囲に入る場合、上位データInNの上位ビットNは4ビット、下位データInnの下位ビットnは6ビットになる。また、入力画像データInがガンマ曲線の低域階調から中域階調の湾曲な部分256〜511の範囲に入る場合、上位データInNの上位ビットNは5ビット、下位データInnの下位ビットnは5ビットになる。そして、入力画像データInが512〜1023の範囲に入る場合、上位データInNの上位ビットNは4ビット、下位データInnの下位ビットnは6ビットになる。例えば、可変ビット制御部3は、入力画像データInが閾値128以上で閾値255未満であると判断した場合、上位データInNの上位ビットNが4ビット、下位データInnの下位ビットnが6ビットになるような制御信号Cを出力し、入力画像データInが閾値256以上で閾値383未満であると判断した場合、上位データInNの上位ビットNが5ビット、下位データInnの下位ビットnが5ビットになるような制御信号Cを出力する。このように、入力画像データInがガンマ曲線の湾曲な部分に対応する範囲に入る場合、上位ビットNを増やしているので、ガンマ曲線の湾曲な部分に関して階調変換精度を向上させることができる。
図3Cに示すように、入力画像データInが0〜255の範囲に入る場合、上位データInNの上位ビットNは4ビット、下位データInnの下位ビットnは6ビットになる。また、入力画像データInがガンマ曲線の低域階調から中域階調の湾曲な部分256〜511の範囲に入る場合、上位データInNの上位ビットNは5ビット、下位データInnの下位ビットnは5ビットになる。そして、入力画像データInが512〜1023の範囲に入る場合、上位データInNの上位ビットNは4ビット、下位データInnの下位ビットnは6ビットになる。例えば、可変ビット制御部3は、入力画像データInが閾値128以上で閾値255未満であると判断した場合、上位データInNの上位ビットNが4ビット、下位データInnの下位ビットnが6ビットになるような制御信号Cを出力し、入力画像データInが閾値256以上で閾値383未満であると判断した場合、上位データInNの上位ビットNが5ビット、下位データInnの下位ビットnが5ビットになるような制御信号Cを出力する。このように、入力画像データInがガンマ曲線の湾曲な部分に対応する範囲に入る場合、上位ビットNを増やしているので、ガンマ曲線の湾曲な部分に関して階調変換精度を向上させることができる。
また、可変ビット制御部3において下位データInnの下位ビットnが6ビットに割り当てられた場合、下位データInnの下位ビットnをX(0以上1未満の値)とすると、補間係数生成部6は、補間係数WとしてX/64を出力する。また、補間係数生成部6は、下位データInnの下位ビットnとして5ビットが割り当てられた場合、補間係数WとしてX/32を出力する。
そして、演算部7は、可変ビット制御部3において下位データInnの下位ビットnとして6ビットが割り当てられた場合、下記数1により補間演算処理を施し、出力画像データF(P)を出力する。
[数1]
F(P)=((F(p)+offset2)×W+(F(p−1)+offset1)
×(64−W))/64
但し、F(−1)=0とする。
[数1]
F(P)=((F(p)+offset2)×W+(F(p−1)+offset1)
×(64−W))/64
但し、F(−1)=0とする。
また、演算部7は、可変ビット制御部3において下位データInnの下位ビットnとして5ビットが割り当てられた場合、下記数2により補間演算処理を施し、出力画像データF(P)を出力する。
[数2]
F(P)=((F(p)+offset2)×W+(F(p−1)+offset1)
×(32−W))/32
但し、F(−1)=0とする。
[数2]
F(P)=((F(p)+offset2)×W+(F(p−1)+offset1)
×(32−W))/32
但し、F(−1)=0とする。
このように、本実施形態の階調変換装置1は、互いに同じデータが記憶される2つのデュアルポートメモリによりLUTユニット9を構成し、各デュアルポートメモリをそれぞれ複数のLUT8で構成しているので、階調変換処理を並列処理で行うことができ、従来のように上位データ及び下位データをLUTのアドレスとして交互に切り替える構成に比べて、階調変換装置1の動作速度を向上させることができる。
また、本実施形態の階調変換装置1は、ガンマ曲線上の2点の入力画像データに対応する2点の出力データを求め、その2点の出力データの直線補間を求めることにより出力画像データを得ているため、従来のように入力画像データと出力画像データとをLUTにおいて1対1で対応させる場合に比べて、LUTユニット9の総記憶容量を削減することができる。
また、本実施形態の階調変換装置1は、各LUT8のそれぞれの記憶容量を階調変換データF(p)、F(p−1)に応じた記憶素子で構成し、かつ、階調変換データF(p)、F(p−1)にそれぞれオフセット値offset1、offset2を加算することにより上位データInN及び減算データInNoに対応する階調変換データF(p)及び階調変換データF(p−1)を求めているため、LUPユニット9の総記憶容量をさらに削減することができる。
また、本実施形態の階調変換装置1をASIC(Application Specific Integrated Circuit)やFPGA(Field Programmable Gate Array)などを用いて構成する場合、LUT8のデータビット幅及び記憶容量を任意に埋め込むことができるので、LUT8の記憶容量を削減できコストダウン、消費電力の低減に寄与することができる。
また、LUTユニット9を構成する複数のLUT8のうちガンマ曲線の低域階調から高域階調の湾曲な部分に対応するLUT8の記憶容量を他のLUT8よりも増加させているので、階調変換の精度を向上させることができる。
なお、本実施形態の階調変換装置1は上記実施例に限定されるものではない。
すなわち、上記実施例では、LUTユニット9を8つのLUT8により構成しているが、LUTユニット9を構成するLUT8の数は特に限定されない。例えば、LUTユニット9を9つ以上のLUT8により構成すると、ガンマ曲線をさらに細分化することができるので、階調変換の精度をさらに向上させることができる。
すなわち、上記実施例では、LUTユニット9を8つのLUT8により構成しているが、LUTユニット9を構成するLUT8の数は特に限定されない。例えば、LUTユニット9を9つ以上のLUT8により構成すると、ガンマ曲線をさらに細分化することができるので、階調変換の精度をさらに向上させることができる。
また、ガンマ曲線の湾曲な部分に対応するLUT8の個数は、任意に設定可能とする。
また、各LUT8のそれぞれの記憶容量は、ガンマ値に応じて任意に設定可能とする。
また、図4に示す階調変換装置15のように、可変ビット制御部3を省略して上位ビットNと下位ビットnの分割比を固定すると共に、演算部7の加算器10、11を省略してもよい。また、階調変換装置15は、互いに同じデータが記憶される2つのデュアルポートメモリによりLUTユニット9を構成しているので、従来のように上位データ及び下位データをLUTのアドレスとして交互に切り替える構成に比べて、階調変換装置15の動作速度を向上させることができる。また、階調変換装置15は、各デュアルポートメモリをそれぞれ1つのLUT16により構成しているので、LUTユニット9を簡単に構成することができる。また、階調変換装置15は、階調変換データF(p)、F(p−1)にオフセット値offset1、offset2を加算する必要がないので、演算部7を簡単に構成することができる。
また、各LUT8のそれぞれの記憶容量は、ガンマ値に応じて任意に設定可能とする。
また、図4に示す階調変換装置15のように、可変ビット制御部3を省略して上位ビットNと下位ビットnの分割比を固定すると共に、演算部7の加算器10、11を省略してもよい。また、階調変換装置15は、互いに同じデータが記憶される2つのデュアルポートメモリによりLUTユニット9を構成しているので、従来のように上位データ及び下位データをLUTのアドレスとして交互に切り替える構成に比べて、階調変換装置15の動作速度を向上させることができる。また、階調変換装置15は、各デュアルポートメモリをそれぞれ1つのLUT16により構成しているので、LUTユニット9を簡単に構成することができる。また、階調変換装置15は、階調変換データF(p)、F(p−1)にオフセット値offset1、offset2を加算する必要がないので、演算部7を簡単に構成することができる。
また、図1に示す階調変換装置1において、上位ビットNと下位ビットnの分割比を固定してもよい。この場合、補間係数W、(1−W)も固定される。
また、上記実施形態では、補間演算を行うための2点の入力データとして上位データInN及び上位データInNから1を減算した減算データInNoを使用する構成であるが、補間演算を行うための2点の入力データとして上位データInN及び上位データInNに1を加算した加算データを使用してもよい。
また、上記実施形態では、補間演算を行うための2点の入力データとして上位データInN及び上位データInNから1を減算した減算データInNoを使用する構成であるが、補間演算を行うための2点の入力データとして上位データInN及び上位データInNに1を加算した加算データを使用してもよい。
1 階調変換装置
2 可変ビット選択部
3 可変ビット制御部
4 減算器
5 階調変換部
6 補間係数生成部
7 演算部
8 LUT
9 LUTユニット
10 加算器
11 加算器
12 加算器
13 積算器
14 積算器
15 階調変換装置
16 LUT
2 可変ビット選択部
3 可変ビット制御部
4 減算器
5 階調変換部
6 補間係数生成部
7 演算部
8 LUT
9 LUTユニット
10 加算器
11 加算器
12 加算器
13 積算器
14 積算器
15 階調変換装置
16 LUT
Claims (5)
- 入力画像データのビット幅を上位ビットと下位ビットに分け、前記上位ビットに対応する上位データと前記下位ビットに対応する下位データを出力する可変ビット選択手段と、
前記上位データに1を加算または前記上位データから1を減算した演算データを出力する演算器と、
互いに同じデータが記憶される2つのデュアルポートメモリにより構成され、一方のデュアルポートメモリから前記上位データに対応する第1の階調変換データを出力すると共に他方のデュアルポートメモリから前記演算データに対応する第2の階調変換データを出力する階調変換手段と、
前記下位データに基づいて補間係数を生成する補間係数生成手段と、
前記補間係数に基づいて前記第1及び第2の階調変換データの2点間の直線補間演算を行い、前記入力画像データの階調変換後の出力画像データを出力する演算手段と、
を備えることを特徴とする階調変換装置。 - 請求項1に記載の階調変換装置であって、
前記入力画像データに基づいて前記上位ビットと前記下位ビットの比を制御する可変ビット制御手段をさらに備える、
ことを特徴とする階調変換装置。 - 請求項2に記載の階調変換装置であって、
前記2つのデュアルポートメモリは、それぞれ、前記入力画像データの最小値から最大値までの全範囲が所定数で分けられたときの各範囲にそれぞれ対応する複数のデュアルポートメモリにより構成され、
前記可変ビット制御手段は、前記複数のデュアルポートメモリのうち前記入力画像データに対応するデュアルポートメモリに応じて前記上位ビットと前記下位ビットの比を制御する、
ことを特徴とする階調変換装置。 - 請求項3に記載の階調変換装置であって、
前記複数のデュアルポートメモリは、それぞれ、前記各範囲のうち対応する範囲のガンマ曲線から得られる階調変換データのビット幅に応じた記憶容量を有して構成され、
前記可変ビット制御手段は、前記入力画像データに基づいて第1及び第2のオフセット値を出力し、
前記演算手段は、前記補間係数に基づいて前記第1の階調変換データと前記第1のオフセット値との加算値及び前記第2の階調変換データと前記第2のオフセット値との加算値の2点間の直線補間演算を行い、前記出力画像データを出力する、
ことを特徴とする階調変換装置。 - 請求項4に記載の階調変換装置であって、
前記演算手段は、前記第1の階調変換データと前記第1のオフセット値とを加算する第1の加算手段と、前記第2の階調変換データと前記第2のオフセット値とを加算する第2の加算手段と、前記第1の加算手段から出力されるデータと前記補間係数とを乗算する第1の乗算手段と、前記第2の加算手段から出力されるデータと前記補間係数とを乗算する第2の乗算手段と、前記第1の乗算手段から出力されるデータと前記第2の乗算手段から出力されるデータとを加算し前記出力画像データを出力する第3の加算手段とを備える、
ことを特徴とする階調変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006174168A JP2008005319A (ja) | 2006-06-23 | 2006-06-23 | 階調変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006174168A JP2008005319A (ja) | 2006-06-23 | 2006-06-23 | 階調変換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008005319A true JP2008005319A (ja) | 2008-01-10 |
Family
ID=39009321
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006174168A Withdrawn JP2008005319A (ja) | 2006-06-23 | 2006-06-23 | 階調変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008005319A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012505614A (ja) * | 2008-10-14 | 2012-03-01 | ドルビー ラボラトリーズ ライセンシング コーポレイション | 非線形レスポンス曲線を有する装置用の駆動信号の効率的な計算 |
-
2006
- 2006-06-23 JP JP2006174168A patent/JP2008005319A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012505614A (ja) * | 2008-10-14 | 2012-03-01 | ドルビー ラボラトリーズ ライセンシング コーポレイション | 非線形レスポンス曲線を有する装置用の駆動信号の効率的な計算 |
KR101254080B1 (ko) * | 2008-10-14 | 2013-04-12 | 돌비 레버러토리즈 라이쎈싱 코오포레이션 | 비선형 응답 곡선을 갖는 디바이스를 위한 구동 신호를 효율적으로 계산하는 방법 |
US9020998B2 (en) | 2008-10-14 | 2015-04-28 | Dolby Laboratories Licensing Corporation | Efficient computation of driving signals for devices with non-linear response curves |
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