JP4438997B2 - 液晶表示方法及び液晶表示装置 - Google Patents

Description

この発明は、液晶表示方法及び液晶表示装置に係り、詳しくはルックアップテーブル乃至メモリのメモリ容量の削減、又はこれに加えてデータ転送時間の短縮を達成する液晶表示方法及び液晶表示装置に関する。

液晶表示装置等の画像表示装置における表示方式として、従来からマルチフレーム方式が採用されている。
このマルチフレーム方式においては、その各フレームの表示にルックアップテーブル（Ｌook Ｕp Ｔable）（以下、ＬＵＴという）が用いられている。
ＬＵＴの公知の使用例を図６を参照して説明すると、ＬＵＴ１４へアドレス供給部１２からアドレス、例えば、１０ビットのアドレスが供給されてＬＵＴ１４から階調データが読み出され、その階調データが階調データ出力部１８から図示しない液晶パネルの階調制御入力に供給されて液晶パネルの表示制御に供される。
図６において、データの欄中のＤＡＴＡ１１：０は、データのビット数が１２ビットであることを示している。

また、ＬＵＴの他の使用例として、ＬＵＴのメモリ容量を削減する方法が知られている。
この削減方法は、入力データの下位ビットを切り捨てた入力値とこの入力値より１つ大きな（或いは１つ小さな）値をＬＵＴに入力し、ＬＵＴから上記両値に対応する２つの出力値を出力さるようにし、切り捨てた下位ビットからなるデータに基づき、上記の２つの出力値の間を補間して元の入力値に対応した出力値を得るというものである。この例が、特許文献１に記載されている。

この特許文献１には、また、上記削減方法では２つの出力値の間を補間した出力値を得るのにＬＵＴの読み出しを２回しなければならないこと等を解決する技術も記載されている。
この技術になる画像処理装置は、入力画像の各画素値を示す入力データＸ０を圧縮し圧縮データＸ１を出力すると共に、補間データＸ２を出力する入力圧縮部と、入力圧縮部からの圧縮データＸ１に対応する出力データＹｘと関係データＤｙとを出力するＬＵＴと、入力圧縮部からの補間データＸ２とＬＵＴからの関係データＤｙとに基づいてＬＵＴからの出力データＹｘを補間して所望の出力データＹ０を出力する補間部とから構成され、出力データＹｘの補間を補間データＸ２と関係データＤｙとにより行うことを示している。ここで、関係データＤｙは、ＬＵＴから出力される出力データＹｘと、圧縮データＸ１と前又は後となる圧縮データＸ１′に対応するＹｘ′との関係を示すデータである。

また、ＬＵＴから出力されるデータを補間する他の技術には、特許文献２及び特許文献３に記載されるものがある。
特許文献２に記載される技術は、ＬＵＴから出力される補間係数と第１の表色系の色信号データの下位ビットとによって補間データを生成し、ＬＵＴから出力される主データと加算して第２の表色系の色信号データを補間することを示している。
特許文献３に記載される技術は、入力データ（目標階調）の上位ビットと前フレームにおける入力データ(目標階調)の上位ビットとをアドレスとしてＬＵＴに入力してＬＵＴから補間データを出力させ、出力された補間データと入力データの下位ビットと前フレームにおける入力データの下位ビットとに基づいて補正用データを生成することを示している。

特開２００1−１４３０６３号公報 特開平７−２２２１９７号公報 特開２００４−１０９７９６号公報

上述した公知のＬＵＴの使用例によると、階調表現数を増そうとすると、その数に対応するメモリ容量を必要となり、メモリが大容量で高コストとなる。
この問題を解決するために、ＬＵＴのメモリ容量を削減する方法も上述したようにある。
上記いずれの特許文献も、ＬＵＴから出力されるデータについての補間を行う技術を開示している。

しかしながら、いずれの特許文献も、その特定の技術的課題を解決するために必要なデータの補間をそれぞれの技術的課題に密接不可分の関係にある条件の下で行う場合の例について示していると認めるのが妥当であり、上述のようにＬＵＴの出力データについて補間を行うという技術は認められるとは言うものの、ＬＵＴのメモリ容量を如何にして削減し、かつ、転送速度を如何にして上げるかという観点からＬＵＴから出力されるデータの補間を如何にして行うかということについての示唆は、なお、不十分である。

この発明は、上述の事情に鑑みてなされたもので、ルックアップテーブル乃至メモリのメモリ容量の削減、又はこれに加えてデータ転送時間の短縮を助長し得る液晶表示方法及び液晶表示装置を提供することを目的としている。

上記課題を解決するために、請求項１記載の発明は、入力されるアドレスでデータ記憶手段を検索して前記アドレスに対応する階調データを出力し、出力された前記階調データで、複数の画素からなる液晶パネルを駆動して表示を行う液晶表示方法に係り、前記アドレス毎の第１の階調データの下位ビットを切り捨てた圧縮階調データを前記アドレスの上位ビットでアクセス可能に前記データ記憶手段に記憶させ、着目画素の前記階調データの出力にあたっては、該当するアドレスの前記上位ビットを前記データ記憶手段に入力させ、該入力手段から前記上位ビットが入力されると、入力された当該上位ビットで指定される第１の圧縮階調データを前記データ記憶手段から読み出すと共に、入力された前記上位ビットと所定の関係にある上位ビットで指定される第２の圧縮階調データを前記データ記憶手段から読み出し、前記アドレスの下位ビットと読み出された前記第１及び第２の圧縮階調データとに基づいて前記第１の圧縮階調データを伸張した第１の伸張階調データと前記第２の圧縮階調データを伸張した第２の伸張階調データとの間を補間する手法を用いて着目画素の仮伸張階調データを生成し、生成した着目画素の仮伸張階調データと、前記着目画素の周辺の画素について前記手法を用いて生成した、周辺画素の仮伸張階調データとに基づいて、前記着目画素の第２の階調データを演算生成し、演算生成された第２の階調データを前記階調データとして順次出力することを特徴としている。

請求項２記載の発明は、請求項１記載の液晶表示方法に係り、前記所定の関係にある前記上位ビットは、入力された前記上位ビットの１つ上の前記上位ビットであることを特徴としている。

請求項３記載の発明は、請求項１又は２記載の液晶表示方法に係り、前記データ記憶手段は、１クロツクで複数のデータを読み出し得るメモリで構成されることを特徴としている。

請求項４記載の発明は、請求項３記載の液晶表示方法に係り、前記メモリは、ダブルエッジ動作のメモリで構成されることを特徴としている。

請求項５記載の発明は、請求項１、２、３又は４記載の液晶表示方法に係り、前記第１の伸張階調データと第２の伸張階調データとの間を補間する前記着目画素又は前記周辺画素の仮伸張階調データは、前記下位ビットの数で予め決められる数の階調データであると共に、前記第１の伸張階調データと第２の伸張階調データとの間に入る圧縮前の対応する階調データに近似することを特徴としている。

請求項６記載の発明は、請求項５記載の液晶表示方法に係り、予め決められる数の前記階調データは、前記第１の伸張階調データと第２の伸張階調データとの間に入る、前記下位ビット数で等分に分けた階調データであることを特徴としている。

請求項７記載の発明は、請求項１記載の液晶表示方法に係り、前記周辺の画素は、前記着目画素のフレームよりも少なくとも１フレーム前の着目画素対応の画素であることを特徴としている。

請求項８記載の発明は、請求項１記載の液晶表示方法に係り、前記周辺の画素は、前記着目画素のラインよりも１つ前のライン又は１つ後のラインの着目画素対応の画素であることを特徴としている。

請求項９記載の発明は、請求項１記載の液晶表示方法に係り、前記着目画素の仮伸張階調データと、前記周辺画素の仮伸張階調データとの相加平均を前記着目画素の前記階調データとして順次出力することを特徴としている。

請求項１０記載の発明は、入力されるアドレスでデータ記憶手段を検索して前記アドレスに対応する階調データを出力し、出力された前記階調データで、複数の画素からなる液晶パネルを駆動して表示を行う液晶表示装置に係り、前記アドレス毎の第１の階調データの下位ビットを切り捨てた圧縮階調データを前記アドレスの上位ビットでアクセス可能に記憶させる前記データ記憶手段と、着目画素の前記階調データの出力に際して、該当するアドレスの前記上位ビットを前記データ記憶手段に入力させる入力手段と、該入力手段から前記上位ビットが入力されると、入力された当該上位ビットで指定される第１の圧縮階調データを前記データ記憶手段から読み出すと共に、入力された前記上位ビットと所定の関係にある上位ビットで指定される第２の圧縮階調データを前記データ記憶手段から読み出す読み出し手段と、前記アドレスの下位ビットと読み出された前記第１及び第２の圧縮階調データとに基づいて前記第１の圧縮階調データを伸張した第１の伸張階調データと前記第２の圧縮階調データを伸張した第２の伸張階調データとの間を補間する手法を用いて着目画素の仮伸張階調データを生成し、生成した着目画素の仮伸張階調データと、前記着目画素の周辺の画素について前記手法を用いて生成した、周辺画素の仮伸張階調データとに基づいて、前記着目画素の第２の階調データを演算生成する演算部と、該演算部にて演算生成された第２の階調データを前記階調データとして順次出力する出力手段とを備えることを特徴としている。

請求項１１記載の発明は、請求項１０記載の液晶表示装置に係り、前記読み出し手段は、前記所定の関係にある前記上位ビットを、入力された前記上位ビットの１つ上の前記上位ビットとしていることを特徴としている。

請求項１２記載の発明は、請求項１０又は１１記載の液晶表示装置に係り、前記データ記憶手段は、１クロツクで複数のデータを読み出し得るメモリで構成されることを特徴としている。

請求項１３記載の発明は、請求項１２記載の液晶表示装置に係り、前記メモリは、ダブルエッジ動作のメモリで構成されることを特徴としている。

請求項１４記載の発明は、請求項１０、１１、１２又は１３記載の液晶表示装置に係り、前記第１の伸張階調データと第２の伸張階調データとの間を補間する前記着目画素又は前記周辺画素の仮伸張階調データは、前記下位ビットの数で予め決められる数の階調データであると共に、前記第１の伸張階調データと第２の伸張階調データとの間に入る圧縮前の対応する階調データに近似することを特徴としている。

請求項１５記載の発明は、請求項１４記載の液晶表示装置に係り、予め決められる数の前記階調データは、前記第１の伸張階調データと第２の伸張階調データとの間に入る、前記下位ビット数で等分に分けた階調データであることを特徴としている。

請求項１６記載の発明は、請求項１０記載の液晶表示装置に係り、前記周辺の画素は、前記着目画素のフレームよりも少なくとも１フレーム前の着目画素対応の画素であることを特徴としている。

請求項１７記載の発明は、請求項１０記載の液晶表示装置に係り、前記周辺の画素は、前記着目画素のラインよりも１つ前のライン又は１つ後のラインの着目画素対応の画素であることを特徴としている。

請求項１８記載の発明は、請求項１０記載の液晶表示装置に係り、前記着目画素の仮伸張階調データと、前記周辺画素の仮伸張階調データとの相加平均を前記着目画素の前記階調データとして順次出力することを特徴としている。

この発明の構成によれば、圧縮前と同等のデータを得るのに要するＬＵＴのメモリ容量を大幅に削減することができる。
これにより、メモリのコストも削減することができる。
このメモリ容量圧縮法を階調データの生成に用いれば、上記効果を享受しつつ、メモリ容量を削減しない場合と同等の多階調表現にすることができる。

この発明は、入力されるアドレスでデータ記憶手段を検索してアドレスに対応するデータの出力において、データのうちの、アドレスのうちの第１のアドレス毎の第１のデータの下位ビットを切り捨てた圧縮データを第１のアドレスの上位ビットでアクセス可能にデータ記憶手段に記憶させること、上位ビットをデータ記憶手段に入力させること、入力された上位ビットで指定される圧縮データをデータ記憶手段から読み出すと共に、入力された上位ビットと所定の関係にある上位ビットで指定される第２の圧縮データをデータ記憶手段から読み出すこと、アドレスの下位ビットと読み出された第１及び第２の圧縮データとに基づいて第１の伸張データと第２の伸張データとの間を補間してデータを順次出力することを用いて構成される。

図１は、この発明の実施例１である液晶表示装置を構成する液晶パネル駆動装置の電気的構成を示す図、また、図２は、同液晶パネル駆動装置で生成される階調データの出力を説明する図である。
この実施例の液晶パネル駆動装置１は、入力されるアドレスのうちの上位ビット及び該上位ビットより１つ上位の上位ビットに対応する、下位ビットを切り捨てた階調データ（以下、圧縮階調データという）をルックアップテーブルから読み出し、２つの圧縮階調データと下位ビットとを用いて上記２つの圧縮階調データの各々を伸張した２つの階調データ（以下、伸張階調データともいう）との間を補間して圧縮前の階調データに近似の補間された伸張階調データを生成し、その伸張階調データを順次出力する装置に係り、図１に示すように、アドレス供給部２と、ルックアップテーブル（ＬＵＴという）４と、演算部６と、階調データ出力部８とから構成される。

アドレス供給部２は、液晶パネルの駆動に必要な階調データの各々を指定し得るアドレスを上位ビットと下位ビットとに分けて出力する。アドレスは各フレームの画素に対応してアドレス供給部２から出力される。上記アドレスが、例えば、１０ビットであるとすると、上位ビットは８ビットで、下位ビットは２ビットである。
アドレス供給部２は、上位ビットをＬＵＴ４へ供給し、下位ビットを演算部６へ供給する。

ＬＵＴ４は、入力される上位ビット毎に、上位ビットで表されるアドレスの圧縮階調データを上位ビットで読み出し可能に記憶している。
ＬＵＴ４は、液晶パネルの駆動に必要な階調データの各々を指定し得るアドレスの上位ビット（ＬＵＴ読み出しアドレス）がアドレス供給部２から供給されると、当該ＬＵＴ読み出しアドレスの第１の圧縮階調データと該ＬＵＴ読み出しアドレスの１つ上の読み出しアドレスの第２の圧縮階調データとを読み出し得るように構成されている。ＬＵＴ４から読み出される第１及び第２の圧縮階調データは、演算部６へ供給される。

演算部６は、下位ビットと第１及び第２の圧縮階調データとが供給されると、下位ビットと第１及び第２の圧縮階調データとに基づいて第１の圧縮階調データを上記下位ビットで決められる倍数だけ伸張した伸張階調データと第２の階調データを上記下位ビットで決められる倍数だけ伸張した伸張階調データとの間を補間し、補間されて生成される圧縮前の階調データに近似する伸張階調データであって下位ビット数で予め決められる数の伸張階調データを順次出力するように構成されている。

例えば、図２に示すように、上記アドレスが１０ビットで、上位ビットは８ビットで、下位ビットは２ビットである場合に、その上位８ビット（ＬＵＴ読み出しアドレス）から第１の圧縮階調データＡが、そしてＬＵＴ読み出しアドレスの１つ上のＬＵＴ読み出しアドレスから第２の圧縮階調データＢがＬＵＴ４から読み出されるとすると、演算部６は、下位２ビットと第１の圧縮階調データＡと第２の圧縮階調データＢとに基づいて、伸張階調データ４Ａと、伸張階調データ４Ａと伸張階調データ４Ｂとの間を補間する次のような３つの伸張階調データを順次出力する。３つの伸張階調データのうちの第１の伸張階調データは、（４Ａ＋４Ａ＋４Ａ＋４Ｂ）／４で、第２の伸張階調データは、（４Ａ＋４Ａ＋４Ｂ＋４Ｂ）／４で、第３の伸張階調データは、（４Ａ＋４Ｂ＋４Ｂ＋４Ｂ）／４である。
伸張階調データは、圧縮前の対応する階調データに近似する階調データとなる。

階調データ出力部８は、演算部６から順次出力される伸張階調データを液晶パネルの階調制御入力へ供給する。
例えば、ＬＵＴ４へ入力されるアドレスが１０ビットで、上位ビットが８ビットで、下位ビットが２ビットであるとすると、上位ビットで読み出される上述の圧縮階調データＡを４倍だけ伸張した伸張階調データ４Ａと、補間されて伸張された３つの伸張階調データ、すなわち、（４Ａ＋４Ａ＋４Ａ＋４Ｂ）／４、（４Ａ＋４Ａ＋４Ｂ＋４Ｂ）／４、（４Ａ＋４Ｂ＋４Ｂ＋４Ｂ）／４が、階調データ出力部８から液晶パネルの階調制御入力に供給される。
但し、上述のところから明らかなように、Ｂは、ＬＵＴ４へ供給されるＬＵＴ読み出しアドレスであって、Ａを読み出したＬＵＴ読み出しアドレスより１つ大きいＬＵＴ読み出しアドレスから読み出される圧縮階調データである。

次に、図１及び図２を参照して、この実施例の動作について説明する。
アドレス供給部２から出力されるアドレスの上位ビット（ＬＵＴ読み出しアドレス）がＬＵＴ４に供給される。以下の説明はそのアドレスが１０ビットで、上位ビットが８ビットである場合について行う。
ＬＵＴ４へ供給される上位８ビット、すなわち、ＬＵＴ読み出しアドレスが、例えば、１００００００１である（図２）とすると、そのＬＵＴ読み出しアドレスから圧縮階調データＡが読み出されると共に、このＬＵＴ読み出しアドレスから１つ上位のＬＵＴ読み出しアドレス、すなわち、１０００００１０（図２）から圧縮階調データＢが読み出される。これら両圧縮階調データＡ、Ｂは、演算部６へ供給される。
これらの圧縮階調データＡ、Ｂは、例えば、下位２ビットを切り捨てた１０ビットのデータである。
なお、図１及び図２のデータの欄中のＤＡＴＡ９：０は、データのビット数が１０ビットであることを表している。

演算部６は、先ず伸張階調データ４Ａ、伸張階調データ４Ｂを生成する。これを具体的に言えば、１０ビットの圧縮階調データＡ、Ｂは、１２ビットの伸張階調データ４Ａ、４Ｂへ伸張（変換）する。
そして、演算部６は、先ず、伸張階調データ４Ａを出力し、続いて伸張階調データ４Ａ、４Ｂ及び下位２ビットに基づいて伸張階調データ４Ａと伸張階調データ４Ｂとの間を補間して生成される３つの伸張階調データをデータ値の大きい順に順次出力する。
伸張階調データ４Ａと伸張階調データ４Ｂとの間を補間して生成される３つの伸張階調データ、例えば、伸張階調データ４Ａと伸張階調データ４Ｂとの間を４等分する３つの伸張階調データは、その第１の伸張階調データが（４Ａ＋４Ａ＋４Ａ＋４Ｂ）／４で、第２の伸張階調データが（４Ａ＋４Ａ＋４Ｂ＋４Ｂ）／４で、第３の伸張階調データが（４Ａ＋４Ｂ＋４Ｂ＋４Ｂ）／４であり、この順に出力される。

この順次の出力は、上述の本発明に依らない従来の出力タイミングと同じである。すなわち、上記圧縮階調データＡ、第1の伸張階調データ、第2の伸張階調データ及び第3の伸張階調データに相当する４つの未圧縮階調データをＬＵＴに記憶し、上記１０ビットのアドレスを順次に供給して４つの未圧縮階調データを順次に読み出すタイミングと同一のタイミングとなる。

上述したＬＵＴ４の動作は、いずれの上位８ビットについても同じであり、また、演算部６の動作も、ＬＵＴ４から読み出される上述同様の２つの圧縮階調データとこれに対応する下位２ビット毎に行われる上述の演算についても同じである。但し、アドレス供給部２から供給される最上位のアドレスの８ビット及び２ビットについては異なり、該８ビットでＬＵＴ４から読み出される圧縮階調データの伸張階調データが出力される。
このように、ＬＵＴ４を本来必要とする階調データをアドレスで２ビット分少なくし、かつ、ＬＵＴ４を本来必要とする階調データをその２ビット分少なくしているから、１０ビットでアクセスして階調データを得る場合に比し、ＬＵＴのメモリ容量を１／１６にして、この発明で得られる伸張階調データの階調輝度をＬＵＴを１０ビットのアドレスでアクセスして得られる階調データの階調輝度に対して許容し得る範囲に納めた階調データ、すなわち、階調輝度曲線への影響を上記自動補間設定で許容し得る限度まで抑えた階調データを得ることができる。
上述のようにして演算部６から出力される階調データ（補間されて伸張された伸張階調データ）は、階調データ出力部８へ供給され、階調データ出力部８から液晶パネルの階調制御入力へ供給されて液晶パネルの表示制御に用いられる。

このように、この実施例の構成によれば、入力アドレスの上位ビット（ＬＵＴ読み出しアドレス）でＬＵＴからＬＵＴ読み出しアドレス対応の圧縮階調データＡと該読み出しアドレスより１ビットだけ大きいＬＵＴ読み出しアドレス対応の圧縮階調データＢとをアクセスする、すなわち、ＬＵＴに必要のアドレスビットを削減して（ＬＵＴ読み出しアドレスを圧縮して）アクセスし、これら両圧縮階調データと上記入力アドレスの下位ビットとに基づいて圧縮階調データＡを圧縮率の逆数倍だけした伸張階調データと階調データＢを圧縮率の逆数倍だけした伸張階調データとの間を補間して伸張階調データを生成し、上記アドレス全ビット対応の階調データをＬＵＴに記憶してある場合と遜色のない、すなわち、階調輝度曲線への影響を上記自動補間設定で許容し得る限度まで抑えた階調データを生成するようにしているから、必要な階調データを得るのに要するＬＵＴのメモリ容量を大幅に削減することができる。
これにより、メモリのコストも削減することができる。
また、この効果を享受しつつ、メモリ容量を削減しない場合と同等の多階調表現にすることができる。その場合の多階調表現の精度は補間精度に依存する。

図３は、この発明の実施例２である液晶表示装置を構成する液晶パネル駆動装置の電気的構成を示す図である。
この実施例の構成が、実施例１のそれと大きく異なる点は、ＬＵＴに同一のクロックで２つのデータを読み出すようにした点である。

すなわち、この実施例の液晶パネル駆動装置１Ａは、図３に示すように、図１に示すＬＵＴ４の代わりに、ダブルエッジ動作のメモリをＬＵＴ４Ａに用いてその全体が構成される。
この構成以外のこの実施例の構成は、実施例１と同じであるので、同一の構成部分には同一の参照符号を付して、その逐一の説明は省略する。

次に、図３を参照して、この実施例の動作について説明する。
この実施例の動作は、次の点を除き、実施例１で説明した動作と同じである。
以下、その相違点を主に説明するが、その他の点については実施例１の説明を参照すれば、自ずから明らかになると考えられるので、その逐一の説明は省略する。
この実施例においても、具体例として、アドレス供給部２から供給されるアドレスのビット数は１０ビットであり、そのうちの上位8ビット（ＬＵＴ読み出しアドレス）がＬＵＴ４Ａへ供給され、下位２ビットが演算部６へ供給されることは、実施例１と同じである。

そのＬＵＴ４Ａは、ダブルエッジ動作のメモリで構成される点に相違があるだけであり、そこに記憶されるデータは、実施例１と同様、圧縮階調データである。この圧縮階調データの記憶態様も実施例１と同様であり、そこから読み出したい圧縮階調データは実施例１と同様であるが、その読み出し動作において、１クロックで上述した２つの圧縮階調データが読み出される。この点が、実施例１と唯一異なる点である。
こうして読み出された圧縮階調データは、演算部６へ供給される。

その演算部６には、実施例１と同様に、下位ビットが供給されて来ている。
演算部６は、ＬＵＴ４Ａから供給される２つの圧縮階調データと下位ビットとに基づいて、実施例１と同様の補間演算をして伸張階調データを生成して出力する。
生成された伸張階調データは、階調データ出力部８から液晶パネルの階調制御入力へ供給されて液晶パネルの表示制御に用いられる。

このように、この実施例によれば、入力アドレスの上位ビット（ＬＵＴ読み出しアドレス）でＬＵＴからＬＵＴ読み出しアドレス対応の圧縮階調データＡと該読み出しアドレスより１ビットだけ大きいＬＵＴ読み出しアドレス対応の圧縮階調データＢとがアクセスされる、すなわち、ＬＵＴに必要のアドレスビットを削減して（ＬＵＴ読み出しアドレスを圧縮して）アクセスされるＬＵＴをダブルエッジ動作のメモリで構成しているから、実施例１と同等の効果が得られる上、１クロックで２つの圧縮階調データを読み出すことができる。
これにより、液晶駆動装置からのデータ転送速度を向上させることができる（データ転送時間の短縮となる）。

図４は、この発明の実施例３である液晶表示装置を構成する液晶パネル駆動装置の電気的構成を示す図、また、図５は、同液晶パネル駆動装置の演算部の構成図である。
この実施例の構成が、実施例１又は実施例２のそれと大きく異なる点は、１フレーム前の画素についての伸張階調データを着目画素の伸張階調データの生成に考慮するようにした点である。

すなわち、この実施例の液晶パネル駆動装置１Ｂは、図４及び図５に示すように、その演算部６Ｂを実施例１又は実施例２の演算部６相当の主演算部６Ｂ１、１フレーム時間分の遅延を伸張階調データに与える遅延部６Ｂ２と、相加平均部６Ｂ３とから構成する点にその特徴がある。
演算部６Ｂは、主演算部６Ｂ１で生成され遅延部６Ｂ２で１フレーム時間遅延された仮伸張階調データと主演算部６Ｂ１で生成された仮伸張階調データとの相加平均を相加平均部６Ｂ３で取り、相加平均部６Ｂ３から出力される伸張階調データをフレームの着目画素についての伸張階調データとするようにして構成される。
この構成以外のこの実施例の構成は、実施例１と同じであるので、同一の構成部分には同一の参照符号を付して、その逐一の説明は省略する。

次に、図４及び図５を参照して、この実施例の動作について説明する。
この実施例の動作におけるアドレス供給部２と、ＬＵＴ４と、主演算部６Ｂ１との動作は、実施例１又は実施例２と同じである。
演算部６Ｂにおける遅延部６Ｂ２及び相加平均部６Ｂ３の動作にこの実施例における特徴がある。その動作を以下に説明する。

上述のように、主演算部６Ｂ１は、任意のフレームの着目画素についての仮伸張階調データを生成する。
その仮伸張階調データは、相加平均部６Ｂ３へ供給される。この供給と同時刻に、その相加平均部６Ｂ３には、遅延部６Ｂ２から１フレーム前の上記着目画素対応の画素についての仮伸張階調データが供給されて来る。
相加平均部６Ｂ３は、着目画素についての仮伸張階調データと１フレーム前の上記着目画素対応の画素についての仮伸張階調データとの相加平均を着目画素の伸張階調データとして出力する。
相加平均部６Ｂ３から出力される伸張階調データを階調データ出力部８から階調データの圧縮がない場合の階調データ相当として液晶パネルの階調制御入力へ供給されて液晶パネルの表示制御に用いられる。

このように、この実施例によれば、階調データが圧縮されてＬＵＴに記憶される場合の仮伸張階調データの生成は、実施例１又は実施例２と同じであるので、仮伸張階調データの生成については実施例１又は実施例２と同効が得られることに加えて、１フレーム前の仮伸張階調データと着目フレームの対応する仮伸張階調データとの相加平均により着目フレームの伸張階調データを圧縮が無い場合の階調データに精度良く近い階調データとして液晶パネルの階調制御に供することができる。

以上、この発明の実施例を図面参照の下に詳述してきたが、この発明の具体的な構成は、これらの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもそれらはこの発明に含まれる。
例えば、アドレス圧縮前のアドレスの上位ビットでアクセスされるＬＵＴを用いる一方、そのＬＵＴのアドレスに圧縮前のアドレスに対応する階調データであって、当該階調データの下位ビットを２ビット切り捨てて成る圧縮階調データを記憶する例について説明したが、これに限られるものではなく、その他の任意のビット数を圧縮することも可能である。

また、補間を上述した等分で行わず、不等分等で補間してもよい。また、等分又は不等分等のいずれかを問わず、２つの階調データの間を補間する方法はいずれに従うかは、本発明を活用する仕方に依存する。

上記実施例３では、１フレーム前の画素についての仮伸張階調データを着目画素の伸張階調データの生成に考慮する例を説明したが、その他の（周辺の）画素の仮伸張階調データを考慮に入れるようにしてこの発明を実施することもできる。
例えば、同一ライン上の着目画素前後の画素に加えて、該ラインより１つ前のラインと１つ後のラインの上記着目画素対応の画素についての仮伸張階調データを着目画素の伸張階調データの生成に考慮するようにしてこの発明を実施することもできる。
さらには、過去のフレームの上記同等の画素の仮伸張階調データを考慮に入れるようにしてこの発明を構成することもできる。

ここに開示しているデータ出力方法及びその装置は、各種の表示装置、例えば、情報処理装置、携帯端末装置、ビデオカメラの表示装置等やテレビ等において利用し得る。
また、階調データと同様に用いられる制御データによって制御される装置においても、本発明を実施することもできる。

この発明の実施例１である液晶表示装置を構成する液晶パネル駆動装置の電気的構成を示す図である。 同液晶パネル駆動装置で生成される階調データの出力を説明する図である。 この発明の実施例２である液晶表示装置を構成する液晶パネル駆動装置の電気的構成を示す図である。 この発明の実施例３である液晶表示装置を構成する液晶パネル駆動装置の電気的構成を示す図である。 同液晶パネル駆動装置の演算部の構成図である。 従来の液晶表示装置を構成する液晶パネル駆動装置の電気的構成を示す図である。

符号の説明

１、１Ａ、１Ｂ 液晶パネル駆動装置（データ出力装置）
２ アドレス供給部（入力手段、読み出し手段の一部）
４、４Ａ ＬＵＴ（データ記憶手段、読み出し手段の残部）
６、６Ｂ 演算部（出力手段の一部）
８ 階調データ出力部（出力手段の残部）

Claims (18)

1. 入力されるアドレスでデータ記憶手段を検索して前記アドレスに対応する階調データを出力し、出力された前記階調データで、複数の画素からなる液晶パネルを駆動して表示を行う液晶表示方法であって、
   前記アドレス毎の第１の階調データの下位ビットを切り捨てた圧縮階調データを前記アドレスの上位ビットでアクセス可能に前記データ記憶手段に記憶させ、
   着目画素の前記階調データの出力にあたっては、
   該当するアドレスの前記上位ビットを前記データ記憶手段に入力させ、
   該入力手段から前記上位ビットが入力されると、入力された当該上位ビットで指定される第１の圧縮階調データを前記データ記憶手段から読み出すと共に、入力された前記上位ビットと所定の関係にある上位ビットで指定される第２の圧縮階調データを前記データ記憶手段から読み出し、
   前記アドレスの下位ビットと読み出された前記第１及び第２の圧縮階調データとに基づいて前記第１の圧縮階調データを伸張した第１の伸張階調データと前記第２の圧縮階調データを伸張した第２の伸張階調データとの間を補間する手法を用いて着目画素の仮伸張階調データを生成し、生成した着目画素の仮伸張階調データと、前記着目画素の周辺の画素について前記手法を用いて生成した、周辺画素の仮伸張階調データとに基づいて、前記着目画素の第２の階調データを演算生成し、演算生成された第２の階調データを前記階調データとして順次出力することを特徴とする液晶表示方法。
2. 前記所定の関係にある前記上位ビットは、入力された前記上位ビットの１つ上の前記上位ビットであることを特徴とする請求項１記載の液晶表示方法。
3. 前記データ記憶手段は、１クロツクで複数のデータを読み出し得るメモリで構成されることを特徴とする請求項１又は２記載の液晶表示方法。
4. 前記メモリは、ダブルエッジ動作のメモリで構成されることを特徴とする請求項３記載の液晶表示方法。
5. 前記第１の伸張階調データと第２の伸張階調データとの間を補間する前記着目画素又は前記周辺画素の仮伸張階調データは、前記下位ビットの数で予め決められる数の階調データであると共に、前記第１の伸張階調データと第２の伸張階調データとの間に入る圧縮前の対応する階調データに近似することを特徴とする請求項１、２、３又は４記載の液晶表示方法。
6. 予め決められる数の前記階調データは、前記第１の伸張階調データと第２の伸張階調データとの間に入る、前記下位ビット数で等分に分けた階調データであることを特徴とする請求項５記載の液晶表示方法。
7. 前記周辺の画素は、前記着目画素のフレームよりも少なくとも１フレーム前の着目画素対応の画素であることを特徴とする請求項１記載の液晶表示方法。
8. 前記周辺の画素は、前記着目画素のラインよりも１つ前のライン又は１つ後のラインの着目画素対応の画素であることを特徴とする請求項１記載の液晶表示方法。
9. 前記着目画素の仮伸張階調データと、前記周辺画素の仮伸張階調データとの相加平均を前記着目画素の前記階調データとして順次出力することを特徴とする請求項１記載の液晶表示方法。
10. 入力されるアドレスでデータ記憶手段を検索して前記アドレスに対応する階調データを出力し、出力された前記階調データで、複数の画素からなる液晶パネルを駆動して表示を行う液晶表示装置であって、
    前記アドレス毎の第１の階調データの下位ビットを切り捨てた圧縮階調データを前記アドレスの上位ビットでアクセス可能に記憶させる前記データ記憶手段と、
    着目画素の前記階調データの出力に際して、該当するアドレスの前記上位ビットを前記データ記憶手段に入力させる入力手段と、
    該入力手段から前記上位ビットが入力されると、入力された当該上位ビットで指定される第１の圧縮階調データを前記データ記憶手段から読み出すと共に、入力された前記上位ビットと所定の関係にある上位ビットで指定される第２の圧縮階調データを前記データ記憶手段から読み出す読み出し手段と、
    前記アドレスの下位ビットと読み出された前記第１及び第２の圧縮階調データとに基づいて前記第１の圧縮階調データを伸張した第１の伸張階調データと前記第２の圧縮階調データを伸張した第２の伸張階調データとの間を補間する手法を用いて着目画素の仮伸張階調データを生成し、生成した着目画素の仮伸張階調データと、前記着目画素の周辺の画素について前記手法を用いて生成した、周辺画素の仮伸張階調データとに基づいて、前記着目画素の第２の階調データを演算生成する演算部と、
    該演算部にて演算生成された第２の階調データを前記階調データとして順次出力する出力手段とを備えることを特徴とする液晶表示装置。
11. 前記読み出し手段は、前記所定の関係にある前記上位ビットを、入力された前記上位ビットの１つ上の前記上位ビットとしていることを特徴とする請求項１０記載の液晶表示装置。
12. 前記データ記憶手段は、１クロツクで複数のデータを読み出し得るメモリで構成されることを特徴とする請求項１０又は１１記載の液晶表示装置。
13. 前記メモリは、ダブルエッジ動作のメモリで構成されることを特徴とする請求項１２記載の液晶表示装置。
14. 前記第１の伸張階調データと第２の伸張階調データとの間を補間する前記着目画素又は前記周辺画素の仮伸張階調データは、前記下位ビットの数で予め決められる数の階調データであると共に、前記第１の伸張階調データと第２の伸張階調データとの間に入る圧縮前の対応する階調データに近似することを特徴とする請求項１０、１１、１２又は１３記載の液晶表示装置。
15. 予め決められる数の前記階調データは、前記第１の伸張階調データと第２の伸張階調データとの間に入る、前記下位ビット数で等分に分けた階調データであることを特徴とする請求項１４記載の液晶表示装置。
16. 前記周辺の画素は、前記着目画素のフレームよりも少なくとも１フレーム前の着目画素対応の画素であることを特徴とする請求項１０記載の液晶表示装置。
17. 前記周辺の画素は、前記着目画素のラインよりも１つ前のライン又は１つ後のラインの着目画素対応の画素であることを特徴とする請求項１０記載の液晶表示装置。
18. 前記着目画素の仮伸張階調データと、前記周辺画素の仮伸張階調データとの相加平均を前記着目画素の前記階調データとして順次出力することを特徴とする請求項１０記載の液晶表示装置。

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