JPH10173488A

JPH10173488A - ディジタル信号処理装置及びこれを用いた表示装置

Info

Publication number: JPH10173488A
Application number: JP8334022A
Authority: JP
Inventors: Kazutaka Naka; 一隆中; Akihiko Konoue; 明彦鴻上; Hiroshi Otaka; 広大高
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-12-13
Filing date: 1996-12-13
Publication date: 1998-06-26

Abstract

(57)【要約】【課題】有限のビット数で信号処理した場合の演算誤
差累積をなくし、また、ディジタル映像信号をガンマ補
正したときの階調飛びをなくし、高品質の信号処理回路
を実現する。【解決手段】例えば、８ビットの入力ディジタル映像
信号ＳＩの最下位ビットsi0を含む下位２ビットsi0，si
1から、下位ビット生成回路１により、ディジタル映像
信号ＳＵの下位２ビットsu0，su1を生成し、また、入力
ディジタル映像信号ＳＩを遅延回路２で遅延してビット
su0，su1とタイミングを合わせることにより、入力ディ
ジタル映像信号ＳＩのビットsi0〜si7をディジタル映像
信号ＳＵの上位８ビットsu2〜su9とする。このように１
０ビットに拡張されたディジタル映像信号ＳＵに対し、
信号処理回路３により、例えば、ガンマ補正処理を行な
い、処理後のディジタル映像信号ＳＶを８ビットの信号
として出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル信号に
変換された映像信号や音声信号を処理する処理装置に係
り、特に、有限のビット数に制限された入力信号を、劣
化なくかつ精度良く、処理するのに適した信号処理装置
と、この信号処理装置を用い、映像信号を処理して表示
する表示装置に関する。

【０００２】

【従来の技術】半導体素子の高性能化・高集積化に伴
い、映像信号や音声信号をディジタル信号に変換して処
理する装置が増加している。かかるディジタル信号処理
では、従来のアナログ信号処理と比較して、メモリ素子
を用いた複雑な処理が可能であることや回路素子の経時
変化や個体差による影響を受けないこと、コンピュータ
機器などとの親和性が高いことなどの様々な特徴を有し
ているが、その半面、ディジタル信号処理には、アナロ
グ信号処理にはなかったサンプリングと量子化という２
つの処理が必要であり、処理された出力信号の品質を決
定する重要なパラメータとなっている。

【０００３】このうちの量子化に際しての量子化ビット
数は、信号の振幅をどの程度細かく表現するかを示すも
のであり、一般に、映像信号では、８ビット（２⁸＝２
５６ステップ）、音声信号では、１６ビット（２¹⁶＝６
５５３６ステップ）あれば、充分であると言われてい
る。しかし、これは、最終的にアナログ信号に変換さ
れ、人間の目や耳に入る段階での階調数を示すものであ
り、信号処理装置内では、演算処理過程で発生する誤差
の累積を防ぐために、映像信号では１０ビット、音声信
号では２０ビット以上が必要とされている。このため、
放送局などで用いられる業務用の機器では、１０ビット
あるいは２０ビットのディジタル信号が記録再生あるい
は伝送可能な機器が用いられている。

【０００４】

【発明が解決しようとする課題】しかし、処理ビット数
の増加は、使用するメモリ容量の増加や信号処理回路の
規模拡大につながるため、コストが増大するという問題
がある。また、先に述べたように、夫々の装置からの最
終出力段階では、映像信号では８ビット、音声信号では
１６ビットの信号として出力される場合が多く、これら
の信号をディジタルインターフェースを介して他の装置
より取り込み、さらに、信号処理を行なう際には、充分
なビット数がなく、処理出力の品質が劣化してしまうと
いう問題があった。

【０００５】例えば、ディジタル的な階調表現によって
表示を行なうプラズマディスプレイ装置やディジタルマ
イクロミラーデバイスにディジタル映像信号を入力する
場合には、輝度レベルや白バランス調整，ガンマ特性の
補正などの処理をディジタル信号処理により行なう必要
がある。このような場合、入力ディジタル映像信号のビ
ット数が８ビットである場合には、内部の信号処理の丸
め誤差の累積により、充分な階調数が表現できず、表示
画像の画質を劣化させてしまうという問題があった。

【０００６】本発明の目的は、かかる問題を解消し、デ
ータ信号のビット数を必要に応じて拡張し、高品質で信
号処理が可能なディジタル信号処理装置及びこれを用い
た表示装置を提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、Ｎ（但し、Ｎは１以上の整数）ビットの
入力信号のうちの最下位ビットを含む下位Ｌ（但し、Ｌ
は１以上の整数で、かつＬ＜Ｎ）ビットの信号に基づい
てｎ（但し、ｎは１以上の整数）ビットの下位ビット信
号を生成し、Ｎビットの入力信号とこの下位ビットを連
接させてＮ＋ｎビットの信号として出力とするように構
成したものである。

【０００８】また、本発明は、上記ｎビットの下位ビッ
ト信号を生成するために、入力信号の時間的あるいは空
間的に隣接するデータを参照し、入力信号のデータ値と
隣接データ値に基づいて上記下位ビット信号を生成す
る。

【０００９】あるいは、ｎビットの上記下位ビット信号
を生成するために、入力信号から高周波成分を除去して
平滑化し、平滑化されたこの信号の小数点以下のデータ
を表わす下位ビットの信号に基づいて上記下位ビット信
号を生成する。

【００１０】また、本発明は、ｎビットの上記下位ビッ
ト信号を生成するために、入力信号から低周波成分を除
去して高周波成分を抽出し、この高周波成分に基づいて
上記下位ビット信号を生成する。

【００１１】さらに、本発明は、生成された上記Ｎ＋ｎ
ビットの信号を信号処理してＮビットの信号として出力
するようにしたものである。

【００１２】また、本発明は、生成された上記Ｎ＋ｎビ
ットの信号をアナログ信号に変換するように構成したも
のである。

【００１３】あるいは、生成された上記Ｎ＋ｎビットの
信号を非線形特性をに基づいてレベル変換するように構
成したものである。

【００１４】さらに、本発明の信号処理装置を用いて表
示装置は、ディジタル形式の映像信号を入力する手段を
設けたものである。

【００１５】あるいは、本発明の信号処理装置を用いて
表示装置は、アナログ映像信号とディジタル形式の映像
信号を選択して表示する手段を設けたものである。

【００１６】

【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１はビット拡張処理装置としての本
発明によるディジタル信号処理装置の第１の実施形態を
示す構成図であって、１は下位ビット生成回路、２は遅
延回路、１０はビット拡張処理装置である。

【００１７】この第１の実施形態は、８ビットの映像信
号を１０ビットに拡張するビット拡張処理装置に適用し
たものである。

【００１８】同図において、この実施形態としてのビッ
ト拡張処理装置１０は下位ビット生成回路１と遅延回路
２とから構成されており、８ビットのディジタル映像信
号ＳＩを入力し、これを処理して１０ビットのディジタ
ル映像信号ＳＵを出力する。ここで、入力ディジタル映
像信号ＳＩは、si0を最下位ビット（ＬＳＢ）、si7を最
上位ビット（ＭＳＢ）として、ビットsi0，si1，si2，s
i3，si4，si5，si6，si7からなり、また、出力ディジタ
ル映像信号ＳＵは、su0を最下位ビット、su7を最上位ビ
ットとして、ビットsu0，su1，su2，su3，su4，su5，su
6，su7，su8，su9からなっている。

【００１９】入力ディジタル映像信号ＳＩの８ビットの
うち、最下位ビットを含む下位２ビットsi0，si1が下位
ビット生成回路１に供給され、出力ディジタル映像信号
ＳＵの下位２ビットsu0，su1が生成される。また、この
入力ディジタル映像信号ＳＩの各ビットは遅延回路２に
供給されて下位ビット生成回路１の処理に要する時間だ
け遅延され、入力ディジタル映像信号ＳＩの各ビットsi
0，si1，si2，si3，si4，si5，si6，si7が夫々出力ディ
ジタル映像信号ＳＵの上位ビットsu2，su3，su4，su5，
su6，su7，su8，su9として出力される。

【００２０】なお、下位ビット生成回路１と遅延回路２
とはクロック信号ＳＣＫに同期して動作し、このクロッ
ク信号ＳＣＫは入力ディジタル映像信号ＳＩの１ドット
単位の周期を有している。遅延回路２の遅延時間も、ク
ロックＳＣＫの周期を単位としている。

【００２１】このように、この実施形態では、出力ディ
ジタル映像信号ＳＵの下位２ビットsu0，su1は下位ビッ
ト生成回路１で入力ディジタル映像信号ＳＩの下位２ビ
ットsi0，si1を演算処理して生成されるのであるが、こ
の出力ディジタル映像信号ＳＵの上位８ビットsu2，su
3，su4，su5，su6，su7，su8，su9は入力ディジタル映
像信号ＳＩの８ビットを遅延回路２で単純に遅延して得
られるものである。従って、１０ビットに拡張された出
力ディジタル映像信号ＳＵは、少なくとも８ビットの精
度では、入力ディジタル映像信号ＳＩに一対一で対応し
ており、どのような場合でも、入力ディジタル映像信号
ＳＩの最低限の品質を保つことができる。

【００２２】また、この実施形態では、出力ディジタル
映像信号ＳＵの下位２ビットのみを演算処理により生成
しており、１０ビットへの拡張は単純に８ビットの遅延
によりタイミングを合わせた原信号と連接して出力させ
るだけでよい。即ち、出力信号の語長が１０ビットであ
るような演算処理が不要であり、回路規模が小さくでき
るという特徴を有している。

【００２３】以上のように、８ビットのディジタル映像
信号を１０ビットに拡張することができ、これにより、
高品質な信号処理を実現することができる。また、この
実施形態によると、入力されたディジタル映像信号のビ
ット数が少ない場合にも、下位ビットを拡張することに
より、高品質の映像信号に変換することができる。例え
ば、６ビットのディジタル映像信号を８ビットに変換す
ることにより、階調飛びのない高画質な表示を行なうこ
とができる。

【００２４】図２は図１における下位ビット生成回路１
の一具体例を示すブロック図であって、１１はＬＰＦ
（ローパスフィルタ）、１２は減算器、１３は加算器で
ある。

【００２５】なお、ここでは、説明を簡単にするため、
２進数のデータで表現される信号レベルを固定小数点で
表わすものとする。具体的には、入力ディジタル映像信
号ＳＩの最下位ビットsi0を振幅１と表現し、拡張され
る下位ビットを小数点以下の振幅として表現する。例え
ば、８ビットの入力ディジタル映像信号ＳＩを１０ビッ
トに拡張する際には、出力ディジタル映像信号ＳＵの１
０ビットのうちの上位８ビットsu2〜su9が小数点以上の
整数部の桁を表わし、下位２ビットsu1，su0が夫々小数
点以下の小数第１位と小数第２位の桁を表わす。さらに
具体的な数値例を挙げれば、８ビットの入力データ（１
０００１０１１）＝１３９が下位２ビット付加によって
データ（１０００１０１１１１）となる場合には、１０
進数表現では、小数点以下の２ビットが付加されたもの
として、１３９．７５＝（１０００１０１１．１１）と
表わす。図１に示した構成では、ビットsu1が小数第１
位ビット、ビットsu0が小数第２位ビットである。

【００２６】図２において、ＬＰＦ１１は、８ビットの
入力ディジタル映像信号ＳＩを平滑化し、小数点以下の
２ビットを含む１０ビットの信号ＬＰとして出力する。
減算器１２は、ＬＰＦ１１の出力信号ＬＰから入力ディ
ジタル映像信号ＳＩを減算する。加算器１３は、固定値
０．５を減算回路１２の出力信号ＳＣに加え、その加算
値のうちの下位２ビットをビットsu0，su1として出力す
る。

【００２７】次に、図３を用いてこの下位ビット生成回
路１の具体例の動作を説明する。

【００２８】図３（ａ）は入力ディジタル映像信号ＳＩ
の波形を示すものであって、ここでは、同一振幅が４サ
ンプルずつ続き、４サンプル毎に１づつ振幅が上昇する
波形としている。

【００２９】かかる入力ディジタル映像信号ＳＩはＬＰ
Ｆ１１で平滑化され、図３（ｂ）に示す波形の信号ＬＰ
が得られる。これは、階段状のエッジが平滑化されて小
数点以下の２ビットを含む１０ビットの信号として出力
される。次に、減算回路１２では、図３（ｂ）に示すＬ
ＰＦ１１の出力信号ＬＰから図３（ａ）に示す入力ディ
ジタル映像信号ＳＩが減算されるため、図３（ｃ）に示
すような波形の出力信号ＳＣが得られる。この出力信号
ＳＣはＬＰＦ１１の平滑化処理によって入力ディジタル
映像信号ＳＩがどの程度変化したかを示すものであり、
信号が緩やかに変化するような周波数の低い領域では、
＋０．５〜−０．５の値をとる。この減算器１２の出力
信号ＳＣは加算回路１３で固定値０．５が加算され、こ
れにより、図３（ｄ）に示すように、減算器１２の出力
信号ＳＣをプラス方向にシフトした波形の信号が得られ
る。信号が緩やかに変化する周波数の低い領域では、０
〜１．０までの値となり、下位２ビットのみをビットsu
0，su1として出力することにより、小数点以下の下位ビ
ットを拡張することができる。これらビットsu0，su1が
下位２ビットとして追加されて１０ビットに拡張した出
力ディジタル映像信号ＳＵの波形は、図３（ｅ）のよう
な滑らかな信号として出力される。

【００３０】以上は図３（ａ）に示すような周波数の低
い領域での動作であるが、信号レベルが急峻に変化する
高い周波数の領域では、ＬＰＦ１１の出力振幅が０とな
り、減算回路１２の出力信号ＳＣは入力ディジタル映像
信号ＳＩを極性判定した信号となる。この際、入力ディ
ジタル映像信号ＳＩのビット数は８ビットであるため
に、減算回路１２の出力信号ＳＣも８ビットとなり、小
数点以下を示す下位２ビットはともにゼロとなる。これ
により、下位２ビットsu0，su1は加算回路１３で加えら
れる値０．５を表わすことになる。

【００３１】以上のような動作を行なうことにより、階
調数の不足が目立ちやすい周波数が低い領域で下位ビッ
トを拡張することができる。また、周波数の高い領域で
は、下位ビットを拡張することはできないが、このこと
が画質劣化を生じさせることにはならない。また、一般
に、細かいパターンやエッジ部では、階調の不足は知覚
されにくいため、平坦部の階調が増加することにより、
画質を向上させることができる。

【００３２】なお、図２におけるＬＰＦ１１の遅延時間
を０と仮定し、減算回路１２では、このＬＰＦ１１の出
力信号ＬＰから入力ディジタル映像信号ＳＩを直接減算
するように説明したが、ＬＰＦ１１に遅延時間がある場
合には、入力ディジタル映像信号ＳＩをこのＬＰＦ１１
の遅延時間に相当する時間だけ遅延した後、減算回路１
２に供給するようにすればよい。

【００３３】図２に示した下位ビット生成回路１におい
て、その最終出力がsu0，su1の２ビットであることに着
目すると、不要な回路を省いて回路を簡略化することが
できる。

【００３４】即ち、図２での減算回路１２に着目する
と、その１０ビットの入力信号ＬＰから８ビットの入力
ディジタル映像信号ＳＩを減算処理するに際し、小数点
位置を合致させるため、８ビットの入力ディジタル映像
信号ＳＩの最下位ビットsi0の下位にさらに下位ビット
として夫々が０の２ビットを挿入するが、これら下位２
ビットの信号に着目すると、減算器１２の出力信号ＳＣ
の下位２ビットは常にＬＰＦ１１の出力信号ＬＰの下位
２ビットに一致する。従って、減算回路１２は不要とな
り、例えば、ＬＰＦ１１からはその出力信号ＬＰの下位
２ビットだけを出力し、それを信号ＳＣとして加算器１
３に供給するようにすることもできるし、また、加算回
路１３では、固定値０．５を加えて下位２ビットのみを
出力し、３ビット以上は無視しているから、ＬＰＦ１１
の出力信号ＬＰを信号ＳＣとして直接加算器１３に供給
するようにしてもよい。

【００３５】さらに、固定値０．５は２進数表現で
（０．１０）となることを考慮すると、この固定値
（０．１０）を下位２ビットの信号ＳＣに加算するとい
うことは、いま、この信号ＳＣの２つのビットをlp0，l
p1とすると、最下位ビットlp0はそのままでビットlp1を
単に反転させる処理をすることと同等である。即ち、ビ
ットlp0はそのまま出力ディジタル映像信号ＳＵの最下
位ビットsu0となり、ビットlp1は反転して出力ディジタ
ル映像信号ＳＵの下位ビットsu1となる。

【００３６】図４は以上のような観点から不要部分を除
去して回路構成を簡略化した図１における下位ビット生
成回路１の他の具体例を示すブロック図であって、１４
は論理反転回路であり、図２に対応する部分には同一符
号を突けている。

【００３７】同図において、８ビットの入力ディジタル
映像信号ＳＩはＬＰＦ１１に供給され、そこで平滑化処
理されることにより、小数点第２位までを含んだ１０ビ
ットの信号が得られる。この１０ビットの信号のうちの
小数点第１位のビットlp1は論理反転回路１４で反転さ
れ、図１における出力ディジタル映像信号ＳＵのビット
su1として出力され、また、ＬＰＦ１１の出力信号の小
数点第２位となる最下位ビットlp0は、そのまま出力デ
ィジタル映像信号ＳＵの最下位ビットsu0として出力さ
れる。

【００３８】このようにして、この具体例によっても、
１０ビットに拡張されたディジタル映像信号ＳＵが得ら
れることになり、図２に示した具体例に比べて構成が大
幅に簡略化されて、この図２に示した具体例と同等の効
果が得られる。

【００３９】図２及び図４におけるＬＰＦ１１として
は、それがディジタル化された信号を処理するものであ
るため、一般的なディジタルフィルタが適用可能であ
る。図５はかかるＬＰＦ１１に適用可能なディジタルフ
ィルタの一具体例を示すブロック図であって、ここで
は、生成される下位ビットの位相が直線位相となる３タ
ップのトランスバーサルフィルタによるものとしてお
り、１１１，１１２は遅延回路、１１３，１１４，１１
５は係数回路、１１６は加算器である。

【００４０】図５において、遅延回路１１１，１１２は
夫々信号１サンプルの遅延時間を有しており、係数回路
１１３，１１５は係数値０．２５を、係数回路１１４は
係数値０．５を夫々有している。

【００４１】入力ディジタル映像信号ＳＩは遅延回路１
１１，１１２で順次遅延され、遅延回路１１１から入力
ディジタル映像信号ＳＩが１サンプル時間だけ遅延され
た遅延信号ＤＫが、また、遅延回路１１２から入力ディ
ジタル映像信号ＳＩが２サンプル時間だけ遅延された遅
延信号ＤＪが夫々得られる。そして、入力ディジタル映
像信号ＳＩが係数回路１１３で０．２５倍され、遅延信
号ＤＫが係数回路１１４で０．５倍され、遅延信号ＤＪ
が係数回路１１５で０．２５倍されて、夫々加算器１１
６で加算される。これにより、小数点以下２桁のビット
を含む出力信号ＬＰが得られる。

【００４２】以上のような構成により、インパルス応答
として０．２５，０．５，０．２５を有するトランスバ
ーサルフィルタが得られ、これにより、隣接サンプルを
用いた平滑化処理が行なわれて、小数点第２位までに拡
張された信号ＬＰを得ることができる。図５に示した３
タップのトランスバーサルフィルタの遅延時間は１サン
プルであるため、これを図４におけるＬＰＦ１１に適用
し、さらに、図１に示すビット拡張処理装置１０として
用いる場合には、図１に示す遅延回路２の遅延時間を、
このトランスバーサルフィルタの遅延時間に等しくなる
ように、１サンプル分の遅延時間を持つように構成すれ
ばよい。

【００４３】また、図５において、係数回路１１４の係
数値が０．５、即ち、２~¹であるため、演算回路は必要
としない。即ち、入力映像信号ＳＩの８ビット（整数）
のうち、下位１ビットを小数点第１位の信号とみなし、
上位７ビットを整数部の信号として扱えばよい。係数回
路１１３，１１５についても、同様にして、係数値が
０．２５（＝２~²）であるため、入力信号の８ビット
（整数）のうち、下位２ビットを小数点以下の信号とみ
なし、上位６ビットを整数部の信号として扱えばよい。
このように係数値が２のα乗（但し、αは負の値を含
む）となるフィルタ構成により、回路構成を簡略化する
ことができる。

【００４４】また、以上の構成は８ビットの入力ディジ
タル映像信号を全て処理した構成であるが、ＬＰＦ１１
の出力信号ＬＰの１０ビットのうち、実際に使用される
のは下位（小数点以下）の２ビットlp0，lp1であり、こ
のことから、さらに、不要な回路を省いて回路構成を簡
素化することが可能である。出力信号ＬＰの１０ビット
のうち以降の処理に必要なのは小数点以下の２ビットで
あり、係数回路１１３，１１４，１１５の係数値の最小
値が０．２５（２桁小数点以下にシフト）であることに
着目すると、入力ディジタル映像信号ＳＩの下位２ビッ
トのみを処理すればよい。

【００４５】図６は以上のような観点から回路規模の縮
小化を図るために必要なビットのみを処理するように構
成とした図４におけるＬＰＦ１１のさらに他の具体例を
示すブロック図であって、１１７，１１８はＤ−ＦＦ回
路、１１９は２ビット加算回路、１２０は１ビット加算
回路である。

【００４６】同図において、Ｄ−ＦＦ回路１１７は、入
力ディジタル映像信号ＳＩの下位２ビットsi0，si1を１
サンプルに相当する時間だけ遅延し、遅延ビットdk0，d
k1を出力する。Ｄ−ＦＦ回路１１８は、これら遅延ビッ
トdk0，dk1をさらに１サンプルに相当する時間だけ遅延
し、遅延ビットdj0，dj1を出力する。２ビット加算回路
１１９は、ビットsi0，si1の信号と遅延ビットdj0，dj1
の信号とを加算し、ビットlp0，ak1の信号を出力する。
１ビット加算回路１２０は、２ビット加算回路１１９の
出力ビットak1と遅延ビットdk0とを加算し、ビットlp1
を出力する。

【００４７】加算回路１１９は、入力ディジタル映像信
号ＳＩの下位２ビットsi0，si1とこれらビットsi0，si1
を２サンプル時間遅延した遅延ビットdj1、dj0とを、小
数点以下に２ビットシフトし（即ち、０．２５倍し）、
小数点以下２ビットの信号とみなして加算処理する。こ
の加算回路１１９の出力ビットak1にさらにビットsi0を
１サンプル時間遅延した遅延ビットdk0を、小数点以下
に１ビットシフトし（即ち、０．５倍し）、小数点第１
位ビットの信号とみなして加算回路１２０で加算を行な
い、ＬＰＦ１１の出力信号ＬＰのうちの小数点以下の２
ビットlp0，lp1を得ることができる。従って、この具体
例もトランスバーサルフィルタの機能を有することにな
る。

【００４８】なお、１サンプル時間遅延された信号の係
数値は０．５であり、小数点第２位の信号は常に０であ
るため、加算回路１２０では、小数点第１位のみを演算
する構成となっている。

【００４９】以上のように、ビット拡張のために必要な
信号のみを処理する構成としたことにより、大幅に回路
規模を縮小させることができるし、また、このような回
路構成の簡略化を行なっても、回路的には等価であっ
て、先の具体例と同様の効果を得ることができる。

【００５０】図７はビット拡張処理装置１０としての本
発明によるディジタル信号処理装置の第２の実施形態を
示すブロック図であって、図６に対応する部分には同一
符号をつけている。

【００５１】この実施形態は、図１の下位ビット生成回
路１として図４に示した具体例を用い、かつ図４におけ
るＬＰＦ１１として図６に示す具体例を用いたものであ
り、さらに、図１における遅延回路２をこのＬＰＦ１１
（トランスバーサルフィルタ）の遅延要素であるＤ−Ｆ
Ｆ回路１１７で兼用することにより、図１に示した第１
の実施形態よりもさらに回路構成を簡略化して全体の回
路規模を縮小したものである。

【００５２】同図において、入力ディジタル映像信号Ｓ
Ｉの１ドット単位の周期を有するクロック信号ＳＣＫが
供給されており、Ｄ−ＦＦ回路１１７は、ビットsi0〜s
i7の８ビットからなる入力ディジタル映像信号ＳＩを、
クロック信号ＳＣＫにより、１サンプル時間に相当する
時間遅延し、出力ディジタル映像信号の上位８ビットで
あるビットsu2〜su9として出力する。即ち、このＤ−Ｆ
Ｆ回路１１７は、図１における遅延回路２としても機能
している。Ｄ−ＦＦ回路１１８は、このＤ−ＦＦ回路１
１７から出力される遅延ビットsu2〜su9のうち、下位の
２ビットsu2，su3をさらに１サンプル時間遅延し、遅延
ビットdj0，dj1として出力する。

【００５３】２ビット加算回路１１９は、入力ディジタ
ル映像信号ＳＩの下位２ビットsi0，si1からなる信号と
Ｄ−ＦＦ回路１１８からの遅延ビットdj0，di1からなる
信号とを加算し、２つのビットlp0，ak1を出力する、ま
た、１ビット加算回路１２０は、Ｄ−ＦＦ回路１１７か
らの遅延ビットsu2と２ビット加算回路１１９の出力ビ
ットak1とを加算し、ビットlp1を出力する。このビット
lp1は論理反転回路１４で反転され、ビットsu1としてＤ
−ＦＦ回路１１７からの遅延信号にそのビットsu2の下
位に付加される。また、２ビット加算回路１１９の出力
ビットlp0は、そのままビットsu0として、Ｄ−ＦＦ回路
１１７からの遅延信号にビットsu1よりも下位に、即
ち、最下位ビットとして付加される。このようにして、
下位２ビット拡張されて出力ディジタル映像信号ＳＵが
得られる。

【００５４】入力ディジタル映像信号ＳＩの下位２ビッ
トsi0，si1からなる信号はＤ−ＦＦ回路１１７，１１８
と加算回路１１９，１２０とによって構成されるＬＰＦ
で処理され、小数点以下の下位２ビットlp0，lp1として
出力される。このＬＰＦの構成は図６で示したものと同
じである。さらに、このＬＰＦの出力信号の小数第１位
ビットlp1を反転させてビットsu1とし、小数第２位ビッ
トlp0をそのままビットsu0とする構成は、図４に示した
下位ビット生成回路１の構成に等しい。

【００５５】一方、入力ディジタル映像信号ＳＩはＤ−
ＦＦ回路１１７で１サンプル分の時間遅延され、出力デ
ィジタル映像信号ＳＵの整数部のビットsu2〜su9として
出力する構成がとられており、かかる構成は図１に示す
構成と等しい。

【００５６】以上のような構成により、必要最小限の規
模の処理回路でビット拡張処理装置１０を実現すること
ができ、図１に示す構成例と同様に、８ビットの入力デ
ィジタル映像信号を１０ビットに拡張して処理すること
により、高品質な信号処理を実現することができる。ま
た、この実施形態では、入力ディジタル映像信号のビッ
ト数が少ない場合でも、下位ビットを拡張することによ
り、高品質の信号に変換できる。

【００５７】図２に示した下位ビット生成回路１は、Ｌ
ＰＦ１１によりビット数を拡張して平滑化された信号を
生成し、減算回路１２により、ビット数拡張のための不
足成分を算出する構成であったが、ＬＰＦ１１の出力信
号ＬＰから原信号を減算する処理をＨＰＦ（ハイパスフ
ィルタ）と反転回路で置き換えて構成してもよい。これ
は、ＨＰＦにより、ビット数拡張・平滑化に対する余剰
成分を抽出し、これを反転させて打ち消そうとする処理
であるとみなすことができ、ＬＰＦ１１の特性に対して
相補的な特性（ＨＰＦ（ｆ）＝１−ＬＰＦ（ｆ））を有
するＨＰＦであれば、完全に等価な回路となる。

【００５８】図８はこのような構成をとる下位ビット生
成回路１のさらに他の具体例を示すブロック図であっ
て、１５はＨＰＦ、１６は反転回路であり、図２に対応
する部分には同一符号をつけている。

【００５９】同図において、ＨＰＦ１５は、８ビットの
入力ディジタル映像信号ＳＩを平滑化して小数点以下２
ビットを含む１０ビットの信号として出力し、反転回路
１６は、信号の極性を反転させる。また、加算回路１３
は、図２での加算回路１３と同様に、反転回路１６で反
転された信号に固定値０．５を加算し、その下位２ビッ
トを出力ディジタル映像信号ＳＵの下位２ビットsu0，s
u1として出力する。

【００６０】以上のような構成であっても、図２に示し
た具体例と等価な動作を行ない、画質劣化の目立ちやす
い平坦部での階調数を増加させることができ、高画質な
信号処理装置を実現することができる。

【００６１】また、図２で示した具体例と同様に、出力
ディジタル映像信号が下位２ビットsu0，su1を得るもの
であることに着目して、不要な回路構成部分を削除し、
回路構成を簡略化してもよい。

【００６２】ここで、ＨＰＦ１５としては、それがディ
ジタル化された信号を処理するためのものであるから、
一般的なディジタルフィルタが適用可能である。ここで
は、その一具体例として、生成される下位ビットの位相
が直線位相となる３タップのトランスバーサルフィルタ
による構成のものを図９に示す。但し、１５１は演算処
理回路であり、図５に対応する部分には同一符号をつけ
ている。

【００６３】図９において、遅延回路１１１，１１２は
夫々、図５に示すものと同様、信号の１サンプル分の遅
延時間を有し、係数回路１１３，１１５も、図５に示す
ものと同様、係数値０．２５を有し、係数回路１１４
も、図５に示すものと同様、係数値０．５を有する。

【００６４】入力ディジタル映像信号ＳＩは遅延回路１
１１，１１２で順次遅延され、遅延回路１１１から入力
ディジタル映像信号ＳＩに対して１サンプル時間遅延さ
れた遅延信号ＤＫが、また、遅延回路１１２から入力デ
ィジタル映像信号ＳＩに対して２サンプル時間遅延され
た遅延信号ＤＪが夫々得られる。そして、演算処理回路
１５１により、遅延信号ＤＫを係数回路１１４で０．５
倍して得られる信号から、入力ディジタル映像信号ＳＩ
を係数回路１１３で０．２５倍して得られる信号と遅延
信号ＤＪを係数回路１１５で０．２５倍して得られる信
号とを減算し、かかる演算処理によって得られる信号を
ＨＰＦ１５の出力信号として反転回路１６（図８）に供
給する。

【００６５】以上のような構成により、インパルス応答
として−０．２５，＋０．５，−０．２５を有するトラ
ンスバーサルフィルタが構成でき、これにより、小数点
第２位までに拡張された信号を出力することができる。
図５に示した３タップのトランスバーサルフィルタの遅
延時間は１サンプルであるため、このＨＰＦ１５を図８
に示す下位ビット生成回路１に適用し、さらに、この下
位ビット生成回路１を図１に示すビット拡張処理装置１
０に用いる場合には、図１における遅延回路２として
は、その遅延時間がこのＨＰＦ１５の遅延時間に等しく
なるように、１サンプル分の遅延時間を持つように構成
すればよい。

【００６６】また、図５に示したＬＰＦ１１と同様に、
係数値が２のβ乗（但し、βは負の値を含む）となるフ
ィルタ構成により、回路構成を簡略化することが可能で
あるし、図６あるいは図７に示すように、必要な信号の
みを処理するようにして回路構成を簡略化することが可
能であり、小規模の回路構成で高品質な処理を実現させ
ることができる。

【００６７】なお、これまでの説明では、８ビットの信
号を１０ビットの信号に拡張するものであったが、これ
に限ることなく、６ビットの信号を８ビットに拡張する
ものであってもよいし、あるいは７ビットの信号を１０
ビットに拡張するものであってもよい。拡張するビット
数が２ビットである場合には、図５あるいは図９に示す
フィルタを用いて小数点以下２ビットの信号を生成し、
拡張を行なうことができる。３ビット以上のｎビット拡
張を行なう場合には、小数点以下ｎビットの信号が出力
されるようなタップ数，係数を選択すればよい。

【００６８】また、フィルタ形式についても、図５ある
いは図９に示したトランスバーサル型の非巡回ディジタ
ルフィルタに限ることなく、巡回型のディジタルフィル
タを用いるものであってもよい。これまでの構成例で示
したトランスバーサル型フィルタでは、タップ係数を時
間軸前後で対象にすることにより、直線位相のフィルタ
を構成することができ、拡張した下位ビットの位相歪み
を少なくすることができる。巡回型フィルタでは、非巡
回型に比較して、同等特性を小型の回路で実現できる利
点があり、回路規模縮小の効果がある。

【００６９】また、図５，図６，図７及び図９で示した
ディジタルフィルタの構成では、遅延素子は全て１サン
プル分の時間の遅延を行なうＤ−ＦＦ回路などで構成さ
れていたが、これに限ることなく、２あるいは３サンプ
ルの遅延を有するものであってもよい。

【００７０】また、映像信号を処理する装置では、１水
平走査期間信号を遅延するライン遅延回路により構成し
てもよい、このような構成とすることにより、画像の垂
直方向の相関性を利用した下位ビット拡張が可能とな
る。

【００７１】あるいは３タップのトランスバーサルフィ
ルタにおいて、２つの遅延素子のうち１つの遅延素子を
１サンプルの遅延時間を有するもので構成し、もう１つ
をライン遅延回路により構成するようにしてもよい。こ
のような構成とすることにより、水平，垂直の両者の相
関性を用いて下位ビットの拡張を行なうことができる。
いずれの場合においても、フィルタの遅延時間による下
位ビット生成タイミングに合わせて整数部の上位ビット
の遅延時間を変更する必要がある。

【００７２】図１０は本発明によるディジタル信号処理
装置の第３の実施形態を示すブロック図であって、３は
信号処理回路、２０はこの実施形態のディジタル信号処
理装置であり、図１に対応する部分には同一符号をつけ
ている。

【００７３】同図において、図１に示した実施形態に信
号処理回路３が付加された構成をなしており、この信号
処理回路３では、遅延回路２からの上位８ビットsu2〜s
u9と下位ビット生成回路１からの下位２ビットsu0，su1
とからなる１０ビットに拡張されたディジタル映像信号
ＳＵが供給されて所望とする信号処理がなされ、しかる
後、８ビットのディジタル映像信号ＳＶとして出力する
ものである。ここで、ビットsi0，si1，si2，si3，si
4，si5，si6，si7の８ビットからなる入力ディジタル映
像信号ＳＩは、図１に示した実施形態と同様に、遅延回
路２と下位ビット生成回路１とにより、１０ビットに拡
張されたディジタル映像信号ＳＵとなる。また、信号処
理回路３の出力ディジタル映像信号ＳＶは、sv0を最下
位ビット（ＬＳＢ）、sv7を最上位ビット（ＭＳＢ）と
して、sv0，sv1，sv2，sv3，sv4，sv5，sv6，sv7で表わ
される。

【００７４】これら下位ビット生成回路１，遅延回路
２，信号処理回路３は、入力ディジタル映像信号ＳＩの
１ドット単位の周期を有するクロック信号ＳＣＫに同期
して動作する。

【００７５】この実施形態では、１０ビットに拡張され
たディジタル映像信号ＳＵをさらに信号処理回路３に供
給する構成となっており、このような構成とすることに
より、信号処理回路３では、１０ビットのディジタル映
像信号を用いた精度の高い信号処理を行なうことができ
る。

【００７６】また、この実施形態では、信号処理回路３
からの出力ディジタル映像信号ＳＶはビットsv0〜sv7の
８ビットの信号であり、これにより、この実施形態の後
段で信号ビット幅を８ビットに保ったまま記録・伝送・
表示などの処理を行なうことができ、回路規模や消費電
力を抑えて小型，低コスト化に寄与することになる。即
ち、従来からの８ビットの信号処理形態のシステムにお
いて、信号処理精度が要求される部分のみを１０ビット
で処理することができ、高品位な信号処理を最低限のコ
ストで実現可能である。

【００７７】次に、図１０における信号処理回路３につ
いて説明するが、ここでは、この信号処理回路３が映像
信号処理の一例としてのガンマ補正処理を行なう場合に
ついて説明する。

【００７８】一般に、映像信号は、ブラウン管（ＣＲ
Ｔ）表示装置で映像表示することを前提とし、非線形レ
ベル変換が施されて伝送あるいは記録されている。かか
る映像信号をＣＲＴ表示装置以外の表示装置（例えば、
液晶ディスプレイ装置やプラズマディスプレイ装置，デ
ィジタルマイクロミラーディスプレイ装置など）で表示
する際には、ＣＲＴ表示用に施されたレベル変換を表示
素子に合わせて再変換してやる必要がある。例えば、プ
ラズマディスプレイ装置などでは、入力映像信号に対し
て２乗あるいは２．２乗の特性によりレベル変換処理
（ガンマ補正）を行なう必要がある。

【００７９】このような非線形なレベル変換処理には、
各入力レベルに対応した出力レベルをテーブルに予め書
き込んでおき、このテーブルを参照して出力レベルを決
定するルックアップテーブル（ＬＵＴ）による処理が行
なわれる。具体的には、メモリ上に、入力レベルをアド
レスとみなして、このアドレス上に対応する出力レベル
をデータとして書き込んでおき、メモリのアドレス端子
に入力データを接続して、メモリから参照されるデータ
を変換後の出力レベルとする構成により容易に実現でき
る。

【００８０】図１１はディジタル映像信号にガンマ補正
を行なった場合の動作特性の一具体例を示す図であっ
て、信号処理回路３の入力ディジタル映像信号ＳＵのレ
ベルに対する出力ディジタル映像信号ＳＶの信号振幅の
特性を示すものであり、非線形特性によりレベル変換が
行なわれる様子を示している。

【００８１】レベルが離散化したディジタル信号処理シ
ステムによって図１１に示すような非線形変換を行なう
際には、次のような問題が発生する。

【００８２】即ち、図１１のａに示すように、変換特性
の傾きが１以下である領域では、複数の異なる入力レベ
ルが同一のレベルに変換される箇所が存在する。また、
図１１のｂに示すように、変換特性の傾きが１以上であ
る領域では、連続した入力レベルに対して出力レベルが
飛び飛びの値となり、出力（使用）されない出力レベル
（Ｌ１，Ｌ２で示すレベル）が発生する。

【００８３】以上のようなディジタル信号処理固有の問
題により、出力信号の階調数が減ってしまうという問題
がある。特に、入力信号，出力信号ともに８ビットで処
理する場合には、入力信号に２５６（＝２⁸）の階調数
があったとしても、出力信号では、これより少ない階調
しか得られず（図１１のｂでのＬ１，Ｌ２レベルも２５
６階調のうちの１つであるが、これらは得られず）、画
質劣化の要因となっていた。

【００８４】これに対し、図１０に示した実施形態で
は、図１１に示すガンマ補正特性を有する信号処理回路
３に対し、その入力ディジタル映像信号ＳＵの階調数が
１０２４（＝２¹⁰）、出力ディジタル映像信号ＳＶの階
調数が２５６（＝２⁸）となるため、図１１のａの状態
は改善できないが、図１１のｂの変換特性の傾斜が１以
上であっても、４（＝１０２４／２５６）以下であれ
ば、Ｌ１，Ｌ２のレベルのものも得られて出力ディジタ
ル映像信号ＳＶの階調の飛びは発生せず、２５６階調の
出力を得ることができる。

【００８５】このように、信号処理回路３の入力ディジ
タル映像信号ＳＵを８ビットから１０ビットに拡張して
処理することにより、階調数の低減を抑えて高画質な信
号処理を行なうことができる。

【００８６】以上は、ルックアップテーブルによって信
号処理回路３を構成する場合の例であったが、図１２は
信号処理回路３の他の具体例を示すブロック図であっ
て、３１は加算回路、３２は乗算回路、３３は加算回
路、３４は丸め処理回路、３５はクランプレベル補正用
の制御レジスタ、３６はコントラスト調整用の制御レジ
スタ、３７は黒レベル調整用の制御レジスタである。

【００８７】同図において、加算回路３１は、制御レジ
スタ３５に設定されているデータ値を入力ディジタル映
像信号ＳＵに加算してそのクランプレベルの補正を行な
う。乗算回路３２は、制御レジスタ３６に設定された値
を加算回路３１の出力信号に乗算し、映像信号の振幅
（コントラスト）の調整を行なう。加算回路３３は、制
御レジスタ３７に設定されているデータを乗算回路３２
の出力信号に加算し、映像信号の黒レベルの調整を行な
う。丸め処理回路３４は、加算回路３１，３３や乗算回
路３２で１０ビットで処理されたディジタル映像信号を
８ビットに変換する。

【００８８】１０ビットの入力ディジタル映像信号ＳＵ
は加算回路３１に供給され、そのクランプレベルが所定
のディジタルデータ値（通常０）に一致するよう、制御
レジスタ３５内に設定されているデータ値と加算（また
は、減算）処理されることにより、補正が行なわれる。
このクランプレベルが補正されたディジタル映像信号は
乗算回路３２に供給され、制御レジスタ３６に設定され
ている値と乗算されてコントラストの調整が行なわれ
る。コントラスト調整されたディジタル映像信号は加算
回路３３に供給され、その黒レベルが所定のレベルとな
るように、制御レジスタ３７に設定されているデータと
加算される。

【００８９】以上の加算回路３１，乗算回路３２及び加
算回路３３による処理は全て演算処理ビット幅１０ビッ
トで処理が行なわれる、従って、加算回路３３から出力
される信号も１０ビット幅を有しており、これが丸め処
理回路３４で８ビットに丸め処理され、８ビットのディ
ジタル映像信号ＳＶとして出力される。

【００９０】以上のような処理により、映像信号のコン
トラストや黒レベルなどの調整を精度良く行なうことが
でき、階調飛びなどの画質劣化を防ぐことができる。ま
た、１０ビットで処理を行なうのは演算精度を必要とす
る信号処理部分のみであり、入力ディジタル映像信号Ｓ
Ｉ及び出力ディジタル映像信号ＳＶは８ビットとなるた
め、回路規模の増大化を最小限に抑えることができる。

【００９１】以上の信号処理は、クランプレベルの補
正，コントラスト調整及び黒レベル調整を独立な演算処
理で行なうものであったが、これらの全ての処理をルッ
クアップテーブルにより行なうことができる。この場合
には、ＲＡＭ（ランダム・アクセス・メモリ）によりル
ックアップテーブルを構成し、クランプレベルの補正や
コントラスト調整，黒レベル調整の項目の変更がある度
に、ルックアップテーブルを外部の制御装置から書き換
えるように構成すればよい。ルックアップテーブルの容
量として１０２４（＝２¹⁰）番地でデータ幅８ビットの
ＲＡＭがあれば、この機能を実現することができる。

【００９２】図１３は図１０に示したディジタル信号処
理装置を用いた本発明による表示装置の第１の実施形態
を示すブロック図であって、２０は図１０に示したディ
ジタル信号処理装置によるガンマ補正処理装置、２０ａ
はビット拡張部、２０ｂはガンマ補正用ＬＵＴ、４１は
アナログ映像信号の入力端子、４２はディジタル映像信
号の入力端子、４３はＡ／Ｄ（アナログ／ディジタル）
変換回路、４４は切換回路、４５は駆動処理回路、４６
は表示素子、４７は制御回路、４８は水平同期信号の入
力端子、４９は垂直同期信号の入力端子、５０はクロッ
ク信号の入力端子である。

【００９３】この実施形態は、ディジタル映像信号で直
接映像表示可能なプラズマディスプレイ装置やディジタ
ルマイクロミラーデバイスを用いて表示を行なう表示装
置とし、これに用いる図１０に示したディジタル信号処
理装置はガンマ補正を行なうものとする。

【００９４】同図において、Ａ／Ｄ変換回路４３は、入
力端子４１からのアナログ映像信号を８ビットのディジ
タル映像信号に変換する。切換回路４４は、Ａ／Ｄ変換
回路４３からのディジタル映像信号と入力端子４２から
の８ビットのディジタル映像信号とを切り換える。ガン
マ補正処理装置２０は、切換回路４４で選択されたディ
ジタル映像信号をガンマ補正するものであって、図１０
における遅延回路２と下位ビット生成回路１とからなり
８ビットから１０ビットに拡張するビット拡張部２０ａ
と信号処理回路３に対応するガンマ補正ＬＵＴ２０ｂと
で構成されており、ガンマ補正された８ビットのディジ
タル映像信号を出力する。駆動処理回路４５は、ガンマ
補正されたディジタル映像信号を表示素子４６を駆動す
るするための信号形態に変換する。表示素子４６は駆動
処理回路４５で駆動されて表示を行なう。入力端子４８
からは水平同期信号Ｈが、入力端子４９からは垂直同期
信号Ｖが夫々入力され、また、入力端子５０からは、入
力端子４２からディジタル映像信号を入力する際のクロ
ック信号ＣＫが入力される。制御回路４７はこれら同期
信号Ｈ，Ｖやクロック信号ＣＫなどにより、上記各部の
制御を行なう。

【００９５】次に、この実施形態の動作を説明する。ア
ナログ映像信号（入力１）を入力して映像表示をする場
合には、切換回路４４がＡ／Ｄ変換回路４３を選択し、
入力端子４１から入力されるアナログ映像信号がＡ／Ｄ
変換回路４３でディジタル映像信号に変換され、このデ
ィジタル映像信号が切換回路４４を介してガンマ補正処
理装置２０に供給される。また、入力アナログ映像信号
に対して映像表示を行なう場合には、入力端子４８から
入力される水平同期信号Ｈと入力端子４９から入力され
る垂直同期信号Ｖを用いて、制御回路４７により、各回
路ブロックを制御するための制御信号が生成される。あ
るいは、入力アナログ映像信号が同期信号を多重したコ
ンポジット信号あるいはシンクオングリーン信号である
場合には、入力端子４１から入力されるアナログ映像信
号から制御回路４７内で同期分離処理が行なわれ、分離
された同期信号から制御信号が生成される。

【００９６】ディジタル映像信号（入力２）を入力して
映像表示する場合には、切換回路４４が入力端子４２側
を選択し、この入力端子４２から入力されるディジタル
映像信号が切換回路４４を介してガンマ補正処理装置２
０に供給される。この際、この入力ディジタル映像信号
がシリアル信号形態である場合には、切換回路４４内に
設けられたシリアル／パラレル変換回路により、パラレ
ル信号に変換される。また、同期信号がこの入力ディジ
タル映像信号に多重されている場合には、この入力ディ
ジタル映像信号から制御回路４７内で同期分離処理が行
なわれ、これによって分離された同期信号から制御信号
を生成する。また、入力ディジタル映像信号と独立に水
平同期信号Ｈや垂直同期信号Ｖ，クロック信号ＣＫが入
力される場合には、これらは夫々入力端子４８，４９，
５０から制御回路４７に供給される。

【００９７】ガンマ補正処理装置２０では、これまで説
明したようにして、供給されたディジタル映像信号はビ
ット拡張部２０ａでそのビット数が８ビットから１０ビ
ットに変換され、ガンマ補正ＬＵＴ２０ｂでガンマ補正
処理がなされるとともに、８ビットに変換される。ガン
マ補正処理装置２０から出力される８ビットのディジタ
ル映像信号は駆動処理回路４５に供給される。この駆動
処理回路４５では、このディジタル映像信号に対し、表
示素子４６を駆動するための信号の時間軸変換処理や表
示に必要なパルスの挿入などが行なわれ、さらに、表示
素子４６に適した電圧あるいは電流に変換されて表示素
子４６を駆動する。表示素子４６では、駆動処理回路４
５から供給される駆動信号により、映像の表示が行なわ
れる。

【００９８】以上のように、この実施形態では、階調飛
びなどの画質劣化が生じ易いガンマ補正処理を１０ビッ
トにビット拡張して行なうので、階調飛びによる画質劣
化のない高画質の表示装置を構成することができる。ま
た、Ａ／Ｄ変換回路４３や切換回路４４，入力端子４２
から入力されるデータ幅、駆動処理回路４５の処理は従
来通り８ビットで処理可能であるため、回路規模及びコ
ストの増大化を最小限に抑える効果がある。

【００９９】なお、図１３で説明した実施形態では、映
像信号の処理を、説明を簡単にするため、ガンマ補正の
みを行なうものとしたが、これに限らず、輝度コントラ
スト調整やＲＧＢの白バランス調整などの他の処理も合
わせて行なせるようにすることもできる。

【０１００】特に、ディジタル映像信号を直接表示可能
なプラズマディスプレイ装置やディジタルマイクロミラ
ーデバイスに、外部の機器からディジタル映像信号が供
給される場合には、図１３で示したガンマ補正や輝度コ
ントラスト調整，ＲＧＢの白バランス調整を全てディジ
タル映像信号で処理する必要があり、この場合、演算誤
差の累積による画質劣化が問題となるが、かかる処理に
際し、上記のように、ビット拡張処理によって処理ビッ
ト幅を拡大することにより、これらの演算誤差累積の問
題を解決し、高画質な表示装置を実現することができ
る。

【０１０１】図１３に示した回路構成によると、入力映
像信号の形態がディジタルであっても、また、アナログ
であっても、高画質の表示を行なうことができる。さら
に、切換回路４４を設けたことにより、１台の表示装置
でアナログ映像信号とディジタル映像信号の両者を切り
換えて映像表示が可能となり、利便性が向上するととも
に、独立した２台の専用表示装置が１台で兼用できると
いう経済的効果も得られる。

【０１０２】なお、図１３に示した回路構成では、アナ
ログ映像信号の入力端子４１とディジタル映像信号の入
力端子４２とを夫々設けているが、これらいずれか一方
の入力端子のみを設けるようにしてもよい。このときに
は、アナログ映像信号またはディジタル映像信号の専用
表示装置となるが、上記のように、ビット拡張処理によ
り、高画質化の効果が得られる。

【０１０３】図１４は本発明によるディジタル信号処理
装置の第４の実施形態を示すブロック図であって、１０
は図１に示すような回路構成のビット拡張処理装置、５
１は信号源としての信号処理回路、５２はＤ／Ａ（ディ
ジタル／アナログ）変換回路である。

【０１０４】同図において、信号処理回路５１は、ディ
ジタル映像信号を６ビットのデータ幅で出力する。ビッ
ト拡張処理装置１０は、６ビットのディジタル映像信号
を８ビットに拡張する。Ｄ／Ａ変換回路５２は８ビット
に拡張されたディジタル映像信号をアナログ映像信号に
変換する。

【０１０５】信号処理回路５１は、内部の信号処理幅が
６ビットの処理回路、あるいは映像信号を６ビットで出
力するコンピュータやワークステーションのような信号
源である。かかる６ビットのディジタル映像信号では、
６４（＝２⁶）程度の階調しか表現できず、高画質な表
示はできない。特に、なだらかに階調が変化する自然画
像を入力した際には、離散的な階調により、等高線状の
輪郭が検知されて大きな画質劣化の要因となる。

【０１０６】そこで、図１４に示したこの実施形態で
は、この６ビットのディジタル映像信号をビット拡張処
理装置１０で８ビットに拡張し、しかる後、Ｄ／Ａ変換
回路５２でアナログ映像信号に変換することにより、な
だらかな階調変化の信号に対する画質劣化を軽減し、高
画質な信号に変換することができる。

【０１０７】また、Ａ／Ｄ変換回路などに比較して、Ｄ
／Ａ変換回路の構造は単純であるため、ビット幅の広い
Ｄ／Ａ変換回路を比較的安価に実現することができる。
これを利用して、信号処理は従来通り８ビットで処理
し、Ｄ／Ａ変換する直前に８ビットの信号を１０ビット
に拡張し、１０ビットでＤ／Ａ変換するように構成して
もよい。このような構成とすることにより、より高品位
な画像を再生することができる。また、１０ビット化に
より、表示画像の隣接画素がより滑らかに変化するよう
になるため、Ｄ／Ａ変換されたアナログ映像信号に含ま
れる不要な高周波成分を除去するＬＰＦを削除あるいは
簡素化することができる。

【０１０８】図１５は図１４に示したディジタル信号処
理回路を適用した本発明による表示装置の第２の実施形
態を示すブロック図であって、図１３，図１４に対応す
る部分には同一符号をつけて重複する説明を省略する。

【０１０９】同図において、この実施形態は、図１３に
示す回路構成において、ガンマ補正処理装置２０の代わ
りに図１４に示した信号処理回路５１とビット拡張処理
装置とＤ／Ａ変換回路５２とからなるディジタル信号処
理装置を用い、表示素子５４としては、ＣＲＴや液晶デ
ィスプレイを用いるものであり、図１４で説明したビッ
ト拡張により、高画質化を図るものである。

【０１１０】図１３に示した実施形態と同様に、アナロ
グ映像信号を入力して映像表示をする場合には、切換回
路４４により、Ａ／Ｄ変換回路４３側を選択し、ディジ
タル映像信号を入力して映像表示する場合には、切換回
路４４により、入力端子４２側を選択し、選択したディ
ジタル映像信号を信号処理回路５１に供給する。

【０１１１】信号処理回路５１は内部にフィールドメモ
リを有しており、このメモリでの供給されたディジタル
映像信号の書込み・読出しを制御することにより、フィ
ールド周波数の変換や画像内容の拡大／縮小などの処理
を行なうものである。かかる処理がなされたディジタル
映像信号はビット拡張処理装置１０に供給されて下位ビ
ットが拡張され、さらに、Ｄ／Ａ変換回路５２でアナロ
グ映像信号に変換されて表示に供される。

【０１１２】かかる構成，動作によると、８ビットで入
力、かつ処理されたディジタル映像信号が１０ビットの
ディジタル映像信号に拡張されてアナログ信号に変換さ
れるため、より高画質の表示を行なうことができる。ま
た、Ａ／Ｄ変換回路４３や切換回路４４，入力端子４２
から入力されるデータ幅，信号処理回路５１の処理は従
来通りの８ビットで可能であるため、回路規模及びコス
トの増大化を最小限に抑えることができる。

【０１１３】また、外部機器から入力される映像信号の
階調数が、例えば、６４と少ない場合であっても、ビッ
ト拡張処理により、高画質の表示が行なえる。特に、映
像信号を直接ディジタル信号として入力する場合には、
アナログ映像信号の周波数帯域制限による平滑化効果な
どが期待できないため、階調数不足による画質劣化が問
題となり易いが、上記のようにビット拡張処理により、
処理ビット幅を拡大することができるので、階調不足の
問題を解決して高画質な表示を実現することができる。

【０１１４】さらに、図１５に示した回路構成による
と、入力映像信号の形態がディジタルであっても、ま
た、アナログであっても、高画質の表示を行なうことが
できる。さらに、切換回路４４を設けたことにより、１
台の表示装置でアナログ映像信号とディジタル映像信号
の両者を切り換えて映像表示することが可能となり、利
便性が向上するとともに、独立した２台の専用表示装置
が１台で兼用できるという経済的効果もある。

【０１１５】なお、図１５に示した実施形態では、アナ
ログ映像信号の入力端子４１とディジタル映像信号の入
力端子４２とを設けたが、これらのいずれか一方のみを
設けるようにしてもよい。この場合には、アナログ映像
信号とディジタル映像信号とのいずれか一方の専用表示
装置となるが、これまでの構成例と同様に、ビット拡張
処理による高画質化の効果が得られる。

【０１１６】なお、以上説明した実施形態では、処理の
対象となる信号を映像信号としたが、本発明は、これの
みに限るものではなく、音声信号などの他の信号にも適
用可能であり、同様の効果が得られることはいうまでも
ない。

【０１１７】

【発明の効果】以上説明したように、本発明によれば、
ビット拡張処理により信号処理を行なうものであるか
ら、高品質な信号処理を実現することができるし、ま
た、高品質な処理を必要とする処理部に対してのみビッ
ト拡張を行なうことができるから、回路規模及びコスト
の増大化を最小限に抑えることもできる。

【０１１８】また、本発明によれば、高画質な表示装置
を実現することができるし、また、利便性が高く、経済
的な表示装置を実現することができる。

【図面の簡単な説明】

【図１】本発明によるディジタル信号処理装置の第１の
実施形態を示すブロック図である。

【図２】図１における下位ビット生成回路の一具体例を
示すブロック図である。

【図３】図２に示した具体例の動作を説明するための波
形図である。

【図４】図１における下位ビット生成回路の他の具体例
を示すブロック図である。

【図５】図２及び図４におけるローパスフィルタの一具
体例を示すブロック図である。

【図６】図４におけるローパスフィルタの他の具体例を
示すブロック図である。

【図７】本発明によるディジタル信号処理装置の第２の
実施形態を示すブロック図である。

【図８】図１での下位ビット生成回路のさらに他の具体
例を示すブロック図である。

【図９】図８におけるハイパスフィルタの一具体例を示
すブロック図である。

【図１０】本発明によるディジタル信号処理装置の第３
の実施形態を示すブロック図である。

【図１１】ディジタル映像信号に対してガンマ補正を行
なった場合の画質劣化を説明するための図である。

【図１２】図１０における信号処理回路の一具体例を示
すブロック図である。

【図１３】本発明による表示装置の第１の実施形態を示
すブロック図である。

【図１４】本発明によるディジタル信号処理装置の第４
の実施形態を示すブロック図である。

【図１５】本発明による表示装置の第２の実施形態を示
すブロック図である。

【符号の説明】

１下位ビット生成回路２遅延回路３信号処理回路１０ビット拡張処理装置１１ＬＰＦ１２減算回路１３加算回路１４論理反転回路１５ハイパスフィルタ１６反転回路２０ガンマ補正処理装置３１加算回路３２乗算回路３３加算回路３４丸め処理回路３５〜３７制御レジスタ４１アナログ映像信号入力端子４２ディジタル映像信号入力端子４３Ａ／Ｄ変換回路４４切換回路４５駆動処理回路４６表示素子４７制御回路４８水平同期信号入力端子４９垂直同期信号入力端子５０クロック入力端子５１信号処理回路５２Ｄ／Ａ変換回路５３駆動処理回路５４表示素子１１１，１１２遅延回路１１３〜１１５係数回路１１６加算回路１１７，１１８Ｄ−ＦＦ回路１１９，１２０加算回路１５１演算処理回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者大高広東京都千代田区神田駿河台四丁目６番地株式会社日立製作所家電・情報メディア事業部内

Claims

【特許請求の範囲】

【請求項１】複数のビットから形成されるディジタル
信号を処理するディジタル信号処理装置において、Ｎ（但し、Ｎは１以上の整数）ビットの入力ディジテタ
ル信号のうち最下位ビットを含む下位Ｌ（但し、Ｌは１
以上の整数で、かつＬ＜Ｎ）ビットの信号に基づいてｎ
（但し、ｎは１以上の整数）ビットの下位ビット信号を
生成する第１の手段と、該入力ディジタル信号を遅延する第２の手段と該第１の
手段によって生成された該下位ビット信号を該第１の手
段によって遅延された該入力ディジタル信号の下位ビッ
トとして連接し、Ｎ＋ｎビットの信号として出力とする
第３の手段とを含むことを特徴とするディジタル信号処
理装置。
【請求項２】請求項１の記載において、前記第１の手段は、前記入力ディジタル信号の時間的あるいは空間的に隣接
するデータを参照する第４の手段と、前記入力ディジタル信号のデータ値と隣接データ値に基
づいて前記下位ビット信号を生成する第５の手段とを含
むことを特徴とするディジタル信号処理装置。
【請求項３】請求項１の記載において、前記第１の手段は、前記入力ディジタル信号から高周波成分を除去して平滑
化する第６の手段手段と、平滑化された前記入力ディジタル信号のビット重みが１
未満の下位ビットの信号に基づいて前記下位ビット信号
を生成する第７の手段とを含むことを特徴とするディジ
タル信号処理装置。
【請求項４】請求項３の記載において、前記第７の手段は、前記ビット重みが１／２（小数第１位ビット）の信号を
論理反転する手段を含むことを特徴とするディジタル信
号処理装置。
【請求項５】請求項１の記載において、前記第１の手段は、前記入力ディジタル信号から低周波成分を除去し、高周
波成分を抽出する第８の手段と、該第８の手段で抽出された該高周波成分に基づいて前記
下位ビット信号を生成する第９の手段とを含むことを特
徴とするディジタル信号処理装置。
【請求項６】複数のビットから形成されるディジタル
信号を処理するディジタル信号処理装置において、Ｎ（但し、Ｎは１以上の整数）ビットの入力ディジタル
信号を、それに下位ｎ（但し、ｎは１以上の整数）ビッ
トを付加することにより、Ｎ＋ｎビットのディジタル信
号に変換する第１０の手段と、該Ｎ＋ｎビットのディジタル信号を信号処理する第１１
の手段とを含むことを特徴とするディジタル信号処理装
置。
【請求項７】請求項６の記載において前記第１１の手
段は、出力する前記Ｎ＋ｎビットのディジタル信号をＮ
ビットのディジタル信号に変換する手段を含むことを特
徴とするディジタル信号処理装置。
【請求項８】請求項６の記載において前記第１１の手
段は、前記Ｎ＋ｎビットのディジタル信号をアナログ信
号に変換する手段を含むことを特徴とするディジタル信
号処理装置。
【請求項９】請求項６の記載において前記第１１の手
段は、非線形特性に基づいてレベル変換する手段を含む
ことを特徴とするディジタル信号処理装置。
【請求項１０】映像信号の表示装置において、Ｎ（但し、Ｎは１以上の整数）ビットのディジタル映像
信号を入力する第１２の手段と、該第１２の手段から入力された該ディジタル映像信号の
うちの最下位ビットを含む下位Ｌ（但し、Ｌは１以上の
整数で、かつＬ＜Ｎ）ビットの信号に基づいてｎ（但
し、ｎは１以上の整数）ビットの下位ビット信号を生成
する第１３の手段と、該第１２の手段から入力された該ディジタル映像信号を
遅延する第１４の手段と、該下位ビット信号を第１４の手段で遅延された該ディジ
タル映像信号の下位ビットとして連接させてＮ＋ｎビッ
トの信号として信号処理する第１５の手段とを含むこと
を特徴とする表示装置。
【請求項１１】請求項１０の記載において、前記第１３の手段は、前記第１２の手段から入力された前記ディジタル映像信
号の時間的あるいは空間的に隣接するデータを参照する
手段と、前記第１２の手段から入力された前記ディジタル映像信
号のデータ値と該隣接データ値とに基づいて前記下位ビ
ット信号を生成する手段とを含むことを特徴とする表示
装置。
【請求項１２】請求項１０の記載において、前記第１３の手段は、前記第１２の手段から入力された前記ディジタル映像信
号から水平または垂直の高周波成分を除去して平滑化す
る手段と、該第１８の手段で得られる平滑化された前記ディジタル
映像信号のビット重みが１未満の下位ビットの信号に基
づいて前記下位ビット信号を生成する手段とを含むこと
を特徴とする表示装置。
【請求項１３】請求項１０の記載において、前記第１３の手段手段は、前記第１２の手段から入力された前記ディジタル映像信
号から低周波成分を除去し、高周波成分を抽出する手段
と、抽出された該高周波成分に基づいて前記下位ビット信号
を生成する手段とを含むことを特徴とする表示装置。
【請求項１４】請求項１０の記載において前記第１５
の手段は、出力する前記Ｎ＋ｎビットのディジタル映像
信号をＮビットのディジタル映像信号に変換する手段を
含むことを特徴とする表示装置。
【請求項１５】請求項１０の記載において前記第１５
の手段は、前記Ｎ＋ｎビットの信号をアナログ信号に変
換する手段を含むことを特徴とする表示装置。
【請求項１６】請求項１０の記載において前記第１５
の手段は、非線形特性に基づいてレベル変換する手段を
含むことを特徴とする表示装置。
【請求項１７】請求項１０の記載において前記第１２
の手段は、ディジタル形式の映像信号を入力する手段を
含むことを特徴とする表示装置。
【請求項１８】請求項１０の記載において前記第１２
の手段は、アナログ形式の映像信号を入力する第１６の手段と、入力された該アナログ信号をＮビットのディジタル信号
に変換する第１７の手段と、ディジタル形式の映像信号を入力する第１８の手段と、該第１７の手段でディジタル変換した入力信号と該第１
８の手段で入力されたディジタル形式の映像信号とを切
り換える第１９の手段とを含むことを特徴とする表示装
置。