JPH08298602A

JPH08298602A - デジタル輪郭補償装置

Info

Publication number: JPH08298602A
Application number: JP7101965A
Authority: JP
Inventors: Satoshi Kato; 聰加藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-04-26
Filing date: 1995-04-26
Publication date: 1996-11-12
Anticipated expiration: 2015-02-28
Also published as: JP3013746B2; US5732160A

Abstract

(57)【要約】【目的】効率的な回路構成により小型化・省力化され
たデジタル輪郭補償装置を得る。【構成】入来したデジタル映像信号Ｓ0を７段の遅延
回路１〜７で同期信号clkに基づいて順次遅延させ、注
目画素信号Ｓ4のタイミングに対して、水平または垂直
方向に正負の同じ時間差をもつ信号同士を加算回路９〜
１１で加算する。加算後の出力信号Ｓ8、Ｓ9、Ｓ10の中
からブースト周波数の設定により１つの信号をセレクタ
１２により選択させ、選択された出力信号に係数器１３
が所定の係数を掛け合わせる。また、注目画素信号Ｓ4
にも係数器１４が所定の係数を掛け合わせる。これらの
係数処理後の出力信号Ｓ11、Ｓ12を加算器１６により合
成し、輪郭補償信号Ｓ13を得る。この構成によれば、全
ての信号に係数器を設ける必要がなく、加算器の数も削
減することができ、回路規模の削減、コストダウン、低
消費電力化が可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル輪郭補償装置
に関し、例えば、撮像素子から出力される映像信号に輪
郭補償を行うデジタル輪郭補償装置に関する。

【０００２】

【従来の技術】従来のデジタル輪郭補償回路例として、
水平方向の輪郭補償について説明を行う。図９に示すよ
うに従来例のデジタル輪郭補償回路は、７個の遅延回路
５１〜５７で構成される分配回路５８と、７個の遅延回
路５１〜５７の出力がそれぞれ入力される７個の係数器
６１〜６７およびコントローラ６８と、これら係数器６
１〜６７の出力が入力されて加算される加算器７１〜７
６とから構成される。但し、上記の７つの遅延回路５１
〜５７により構成される分配回路５８以下は、一構成例
である。一般的にこれらの構成回路数は通常奇数の不定
数ｎである。

【０００３】図９において入力端子ＩＮから入来した映
像信号は、７個の遅延回路５１〜５７からなる分配回路
５８によって１clk〜7clk分まで遅延処理されて、それ
ぞれ後段の係数器６１〜６７ヘ入力される。ここで７個
の係数器６１〜６７にはコントローラ６８により、必要
とされる輪郭補償フィルタを形成するための係数値がそ
れぞれ与えられる。係数器６１〜６７によって所定の係
数値が掛け合わされた信号は、次に加算器７１〜７６に
入力される。

【０００４】ここで加算器７１〜７６に入力される信号
のペアは、｛（ｎ−１）／２十１｝clk、本実施例の場
合４clk分だけ遅延処理された信号（図９では係数器６
４の出力信号）を中心として、±１clk分ずつ遅延時間
の異なる信号となる。例えば、図９における係数器６３
と係数器６５の出力が加算器７３に、係数器６２と係数
器６６の出力が加算器７２に、係数器６１と係数器６７
の出力が加算器７１に、それぞれ入力されて加算され
る。さらに加算器７１、７２、７３の出力は、以降、ト
ーナメント方式に類似する形式で加算器７４、７５、７
６によって加算され、最終的に加算器７６で合成された
信号が輪郭補償信号として出力端子ＯＵＴから出力され
る。

【０００５】図１０の（ａ）〜（ｃ）に一般的な輪郭補
償用デジタルフィルタの構成例を示す。これらの（ａ）
は水平方向のみの輪郭補償を行う場合、（ｂ）は水平及
び垂直方向の輪郭補償を行う場合、（ｃ）は水平・垂直
および斜め方向の輪郭補償を行う場合にそれぞれ使用さ
れる係数を示す。ここで図１０の各フィルタ（ａ）、
（ｂ）、（ｃ）に示されるように、フィルタ毎の係数の
和は全て“０”となっている。また、中心位置の係数は
通常“１”に設定され、中心位置からの各係数は左右上
下で対称となっている。

【０００６】本発明と類似する技術範囲の従来例とし
て、ローパスフィルタを不要とする特開平４−３１５３
９５号、およびディジタルフィルタを簡略化する特開昭
６２−１４９２６４号がある。

【０００７】

【発明が解決しようとする課題】しかしながら、上記従
来の何れの輪郭補償装置でも、分配回路から得られる全
ての信号に対して係数器が必要になり、その数は遅延段
数ｎの増加にともなって増加する。また、同様に加算器
も増加し、結果として回路構成が複雑となり、装置の大
型化、消費電力の増大化およびコストアップを招く。

【０００８】本発明は、効率的な回路構成により小型化
・省力化されたデジタル輪郭補償装置を提供することを
目的とする。

【０００９】

【課題を解決するための手段】かかる目的を達成するた
め、第１の発明のデジタル輪郭補償装置は、入来したデ
ジタル映像信号に対し、デジタルフィルタを用いて輪郭
補償信号を発生させ、輪郭補償を行うデジタル輪郭補償
装置であり、デジタル映像信号の注目画素信号のタイミ
ングに対して、水平または垂直方向に正負の同じ時間差
をもつ信号同士を加算する複数の加算手段と、この複数
の加算手段の出力信号の中からブースト周波数の設定に
より１つの信号を選択する選択手段と、選択手段の出力
信号に所定の係数を掛け合わせる係数手段と、係数手段
の出力信号を合成し、輪郭補償信号を出力する合成手段
とを有することを特徴としている。

【００１０】第２の発明のデジタル輪郭補償装置は、入
来したデジタル映像信号に対し、デジタルフィルタを用
いて輪郭補償信号を発生させ、輪郭補償を行うデジタル
輪郭補償装置であり、入来したデジタル信号を遅延させ
る遅延手段と、この遅延手段の遅延時間を制御する制御
手段と、制御手段からの命令により遅延手段の遅延時間
を制御するためのパルスを発生させる信号発生手段と、
遅延手段の出力信号を加算する加算手段と、加算手段の
出力信号に所定の係数を掛け合せる係数手段と、係数手
段の出力信号を合成し、輪郭補償信号を出力する合成手
段とを有することを特徴としている。また、上記の遅延
手段の遅延時間は、ブースト周波数の設定により行うと
よい。

【００１１】

【作用】したがって、第１の発明のデジタル輪郭補償装
置によれば、デジタル映像信号の注目画素信号のタイミ
ングに対して、水平または垂直方向に正負の同じ時間差
をもつ信号同士を加算し、この複数の加算した出力信号
の中からブースト周波数の設定により１つの信号を選択
する。選択した出力信号に所定の係数を掛け合わせ、さ
らに合成し、輪郭補償信号とする。よって、ブースト周
波数の設定により係数を与えるべき信号を選択した後に
係数を掛け合わせることができる。

【００１２】第２の発明のデジタル輪郭補償装置によれ
ば、遅延時間を制御するためのパルスを発生し、遅延手
段により入来したデジタル信号を遅延させる。遅延後の
出力信号を加算し、加算後の出力信号に所定の係数を掛
け合せ、係数処理後の出力信号を合成し、輪郭補償信号
とする。よって、遅延手段の遅延時間を変化させること
により、輪郭補償信号の特性を変更することができる。

【００１３】

【実施例】次に添付図面を参照して本発明によるデジタ
ル輪郭補償装置の実施例を詳細に説明する。図１〜図８
を参照すると本発明のデジタル輪郭補償装置の実施例が
示されている。

【００１４】（第１の実施例）本実施例では、上記従来
例の欄で示した図１０の一般的な輪郭補償用デジタルフ
ィルタの構成内容に注目して、デジタル輪郭補償装置の
回路構成の規模の削減を行う。このデジタルフィルタの
特徴点は、フィルタ毎の係数の和が全て“０”であるこ
と、および中心位置の係数は通常“１”に設定され、中
心位置からの各係数は左右上下で対称となっていること
である。以下、水平方向の輪郭補償を例に取って説明す
る。

【００１５】図１は、分配回路の遅延回路の段数を７段
とした一実施例の構成を示すブロック図である。本実施
例のデジタル輪郭補償装置は、複数の遅延回路１〜７か
らなる分配回路８と、遅延回路１の出力信号Ｓ1と遅延
回路７の出力信号Ｓ7を加算する加算器９と、遅延回路
２の出力信号Ｓ2と遅延回路６の出力信号Ｓ6を加算する
加算器１０と、遅延回路３の出力信号Ｓ3と遅延回路５
の出力信号Ｓ5を加算する加算器１１と、ブースト周波
数の設定によってセレクタ１２を制御し、かつ、後述の
係数器１３、１４に係数を与えるコントローラ１５と、
コントローラ１５からの制御信号によって、上記加算器
９の出力信号Ｓ8と、上記加算器１０の出力信号Ｓ9と、
同じく上記加算器１１の出力信号Ｓ10の内、１つの信号
を選択するセレクタ１２と、セレクタ１２の出力信号に
コントローラ１５から与えられる係数を掛け合わせる係
数器１３と、遅延回路４の出力信号Ｓ4に上記コントロ
ーラ１５から与えられる係数を掛け合わせる係数器１４
と、係数器１４の出力信号Ｓ12から係数器１３の出力信
号Ｓ11を減算する加算器１６とから構成される。

【００１６】上記によって構成されるデジタル輪郭補償
装置の遅延回路１〜７へは、同期信号clkが与えられ、
この同期信号clkのパルスに基づいて遅延回路１〜７が
動作する。遅延回路１〜７では、入力信号に対してそれ
ぞれ１clk分の遅延処理が成される。

【００１７】図２の（ａ）〜（ｃ）は、水平ブースト周
波数の異なる輪郭補償信号を出力するための、それぞれ
のフィルタ構成例を示している。図２（ａ）は、図１に
おいて中心位置に相当する信号Ｓ4に係数１を与え、左
右１clk分遅延差のある信号Ｓ3と信号Ｓ5に係数−１／
２を与えるフィルタの構成例を示す。同様に図２（ｂ）
は、中心位置の信号Ｓ4に対して係数１を、２clk分遅延
差のある信号Ｓ2と信号Ｓ6に係数−１／２を与える。ま
た図２（ｃ）は、信号Ｓ4に係数１を、３clk分の遅延差
がある信号Ｓ1と信号Ｓ7に係数−１／２を与えるフィル
タの構成例を示している。

【００１８】次に、本実施例の動作を説明する。まず初
めに、図１の入力端子から入来した信号Ｓ0は、遅延回
路１に入力される。遅延回路１では１clk分の遅延処理
が為され、出力信号Ｓ1は、後段の遅延回路２と加算器
９へ入力される。以下、同様に遅延回路２〜７でそれぞ
れ１clk分ずつ遅延処理された信号Ｓ2〜Ｓ7は、中心位
置の信号Ｓ4を除いて加算器９〜１１へ入力される。

【００１９】図３は、入力信号Ｓ0と遅延処理された信
号Ｓ1〜Ｓ7と加算された信号Ｓ8〜Ｓ10のタイミングを
示している。加算器９では遅延信号Ｓ4に対して、土３c
lkの遅延差がある信号Ｓ1とＳ7が加算されて図３に示す
信号Ｓ8が得られる。同様に加算器１０では士２clkの遅
延差がある信号Ｓ2とＳ6が加算されて信号Ｓ9、加算器
１１では士１clkの遅延差を持つ信号Ｓ3とＳ5が加算さ
れて信号Ｓ10が得られる。

【００２０】次に、加算された３つの信号Ｓ8〜Ｓ10は
セレクタ１２に入力される。ここでブースト周波数の設
定に基づくコントローラ１５からの制御信号により、１
つの信号のみが選択される。ブースト周波数を選択する
ことは、図２におけるフィルタａ〜ｃの中から何れか１
つのフィルタを選択することとなる。以下、図４を用い
て、図２のフィルタａ〜ｃをそれぞれ選択した場合の動
作を説明する。

【００２１】図４（ａ）は図２のフィルタａを選択した
場合の信号波形である。この場合、セレクタ１２では信
号Ｓ10が選択される。選択された信号Ｓ10に対して次に
係数器１３で係数１／２が掛け合わされ信号Ｓ11とされ
る。また、中心位置の信号Ｓ4は、直接係数器１４へ入
力されて係数１が掛け合わされ信号Ｓ12とされる。そし
て最後に、加算器１６において信号Ｓ12から信号Ｓ11が
減算されて輪郭補償信号Ｓ13が得られる。

【００２２】上記の手順により得られる輪郭補償信号Ｓ
13の周波数特性Ｆは、周波数をｆ［Ｈｚ］、信号Ｓ10の
元となる信号Ｓ3とＳ5と、信号Ｓ12の元となる信号Ｓ4
との遅延時間をτ［ｓｅｃ］とすると、下記の式１とな
る。

【００２３】Ｆ＝ｋ*ｓｉｎ²（πτｆ） …（１）但し、ｋは定数。

【００２４】式１より、図２のフィルタａを選択した場
合のブースト周波数は、Ｆの最大値Ｆmaxを与える周波
数ｆを求めればよい。クロック周波数をｆｃ［Ｈｚ］と
すると、τ＝１clk分の遅延時間＝１／ｆｃ［ｓｅｃ］
となる。

【００２５】式１から、Ｆmax＝｛ｋ*ｓｉｎ²（πτｆ）｝max＝ｋより、ｓｉｎ²（πτｆ）＝１

【００２６】よって、 τｆ＝（１／２）ｎ但し、ｎは整数。

【００２７】ｆ＝（１／２τ）ｎ＝（ｆｃ／２）ｎ［Ｈｚ］ …（２）

【００２８】となる。従って、この場合のブースト周波
数はクロック周波数ｆｃの１／２の周波数の整数倍とな
る。

【００２９】図４（ｂ）は図２のフィルタｂを選択した
場合の波形を示している。上記、図２のフィルタａを選
択した場合とは異なり、この場合はセレクタ１２におい
て信号Ｓ9が選択される。以下の動作は上述の場合と同
様であり、選択された信号Ｓ9に対して係数１／２が掛
け合わされ、Ｓ4に対しては係数１が掛け合わされる。
最後に信号Ｓ12から信号Ｓ11が減算されて輪郭補償信号
Ｓ13が得られる。この場合の輪郭補償信Ｓ13によるブー
スト周波数ｆは、上記式１においてτ＝２clk分の遅延
時間＝２／ｆｃ［ｓｅｃ］となる。よって、

【００３０】ｆ＝（１／２τ）ｎ＝（ｆｃ／４）ｎ［Ｈｚ］ …（３）

【００３１】となり、上述の図２のフィルタａを選択し
た場合の１／２の周波数の整数倍となる。

【００３２】図４（ｃ）は図２のフィルタｃを選択する
場合の各波形を示しており、セレクタ１２では信号Ｓ8
が選択される。この場合の輪郭補償信号Ｓ13によるブー
スト周波数ｆは、τ＝３clk分の遅延時間＝３／ｆｃ
［ｓｅｃ］から、

【００３３】ｆ＝（１／２τ）ｎ＝（ｆｃ／６）ｎ［Ｈｚ］ …（４）となり、図２のフィルタａの場合の１／３の周波数の整
数倍となる。

【００３４】なお、上述した実施例においては、分配回
路８に含まれる遅延回路の回路数を７として説明を行っ
たが、遅延回路の回路数はこの数値に限るものではな
く、実現しようとするデジタルフィルタの構成により任
意に設定可能である。また、中央位置の遅延信号Ｓ4に
関しては、セレクタ１２に入力せず常に有効な信号とし
て係数を与える構成としている。しかし、デジタルフィ
ルタの構成によっては、セレクタ１２の他に同じ位置に
セレクタをいくつか設け、任意の信号を何本か選択でき
るようにして、さらに複雑な構成のデジタルフィルタを
実現することが可能である。さらに、実施例においては
水平方向の輪郭補償を例にしたが、垂直方向にも同様の
構成が適用可能である。

【００３５】（第２の実施例）本実施例において用いる
フィルタは、上記第１の実施例で用いた図２の（ａ）〜
（ｃ）に示すフィルタａ、ｂ、ｃと機能が同一である。
よって、フィルタａ、ｂ、ｃに関するここでの説明を省
略し、重複する説明を回避する。

【００３６】図５は第２の実施例の構成を示すブロック
図である。本実施例のデジタル輪郭補償装置は、遅延時
間が可変である遅延回路２１と２２と、入来した信号Ｓ
20と遅延回路２２の出力信号Ｓ22を加算する加算器２３
と、上記加算器２３の出力信号Ｓ23に所定の係数ｋ1を
掛け合せる係数器２４と、上記遅延回路２１の出力信号
Ｓ21に所定の係数ｋ2を掛け合せる係数器２５と、上記
係数器２５の出力信号Ｓ25から上記係数器２４の出力信
号Ｓ24を減算する合成器２６と、ブースト周波数の設定
によって信号発生器２７を制御するコントロール手段２
８と、コントロール手段２８からの制御信号によって、
上記遅延回路２１と２２の遅延時間を設定するパルスを
発生させる信号発生器２７とから構成されている。

【００３７】図６には図２のフィルタａを選択した場合
の入力信号Ｓ20から出力信号Ｓ26までのタイミングを示
している。図５の入力端子から入来した信号Ｓ20は、遅
延回路２１に入力される。遅延回路２１では、コントロ
ール回路２８の制御によって信号発生器２７から出力さ
れた遅延時間設定パルスにより１clk分の遅延処理が為
され、出力信号Ｓ21は、後段の遅延回路２２と係数器２
５へ入力される。遅延回路２２では同様に信号Ｓ21が１
clk分遅延処理され、信号Ｓ22が加算器２３に入力され
る。加算器２３には入来した信号Ｓ20も入力されて信号
Ｓ22と加算されて信号Ｓ23が出力される。

【００３８】信号Ｓ23には係数器２４により係数１／２
が、信号Ｓ21には係数器２５によって係数１がそれぞれ
掛け合わされ、最後に合成器２６によって信号Ｓ24とＳ
25が合成されて輪郭補償信号Ｓ26が得られる。

【００３９】上記の手順により得られる輪郭補償信号Ｓ
26の周波数特性Ｆは、上記第１の実施例と同様に、周波
数をｆ［Ｈｚ］、遅延回路２１、２２の遅延時間をτ
［ｓｅｃ］として式１となる。式１より、図６のフィル
タを選択した場合のブースト周波数も、第１の実施例の
式２と同一の関係となる。

【００４０】図７は図２のフィルタｂを選択した場合の
波形を示している。上記、図２のフィルタａを選択した
場合とは異なり、遅延回路２１において入力信号Ｓ20は
２clk分遅延処理される。また、遅延回路２２において
も信号Ｓ21は２clk分遅延処理される。以下の動作は上
述の場合と同様であり、加算器２３で加算された信号Ｓ
23に対して係数１／２が掛け合わされ、Ｓ21に対しては
係数１が掛け合わされる。最後にＳ25からＳ24が減算さ
れて輪郭補償信号Ｓ26が得られる。この場合の輪郭補償
信号Ｓ26によるブースト周波数ｆは、上記式１において
τ＝２clk分の遅延時間＝２／ｆｃ［ｓｅｃ］となるの
で、第１の実施例の式３と同一の関係となる。

【００４１】図８は図２のフィルタｃを選択する場合の
各波形を示しており、遅延回路２１と２２ではそれぞれ
３clk分の遅延処理が施される。この場合の輪郭補償信
号Ｓ26によるブースト周波数ｆは、上記式１においてτ
＝３clk分の遅延時間＝３／ｆｃ［ｓｅｃ］から、第１
の実施例の式４と同一の関係となる。

【００４２】上述した第２の実施例においては、遅延回
路の数を２つとして説明を行ったが、必要に応じて遅延
回路の数を増やして、より複雑な構成のデジタルフィル
タを構成することも可能である。本実施例によるデジタ
ル輪郭補償装置では、ブースト周波数の設定によって、
遅延回路の遅延時間を変化させることにより、輪郭補償
信号の特性を変更することができる。よって、従来方法
のように遅延時間が固定である遅延回路を複数段用い
て、全ての遅延出力信号に係数器を設ける必要がなく、
簡単な構成によりデジタル映像信号の輪郭補償、および
ブースト周波数の選択を行うことができる。第１の実施
例よりさらに係数器、加算器の数を削減することがで
き、装置の小型化、コストダウン、低消費電力化を増す
ことが可能となる。

【００４３】なお、上述の実施例は本発明の好適な実施
の一例ではあるが本発明はこれに限定されるものではな
く本発明の要旨を逸脱しない範囲において種々変形実施
可能である。

【００４４】

【発明の効果】以上の説明より明かなように、第１の発
明のデジタル輪郭補償装置は、デジタル映像信号の注目
画素信号のタイミングに対して、水平または垂直方向に
正負の同じ時間差をもつ信号同士を加算し、この複数の
加算した出力信号の中からブースト周波数の設定により
１つの信号を選択する。選択した出力信号に所定の係数
を掛け合わせ更に合成し輪郭補償信号とする。よって、
ブースト周波数の設定により係数を与えるべき信号を選
択した後に係数を掛け合わせることができる。この構成
によれば、全ての信号に係数器を設ける必要がなく、後
段の加算手段の数も削減することができ、回路規模の削
減、コストダウン、低消費電力化が可能となる。

【００４５】第２の発明のデジタル輪郭補償装置によれ
ば、遅延時間を制御するためのパルスを発生し、少なく
とも２個の遅延手段により入来したデジタル信号を遅延
させる。遅延後の出力信号を加算し、加算後の出力信号
に所定の係数を掛け合せ、係数処理後の出力信号を合成
し、輪郭補償信号とする。よって、遅延手段の遅延時間
を変化させることにより、輪郭補償信号の特性を変更す
ることができる。この手順によれば、簡単な構成により
デジタル映像信号の輪郭補償、及びブースト周波数の選
択を行うことができ、また、係数器、加算器の数を大幅
に削減することができる。さらに、装置の小型化、コス
トダウン、低消費電力化を実現することが可能となる。

【図面の簡単な説明】

【図１】本発明のデジタル輪郭補償装置の第１の実施例
の構成を示すブロック図である。

【図２】図１の装置に適用される３種類のデジタルフィ
ルタの構成例を示す図である。

【図３】図１の装置の動作波形図である。

【図４】図１の装置の動作波形図である。

【図５】本発明のデジタル輪郭補償装置の第２の実施例
の構成を示すブロック図である。

【図６】図５の装置の動作波形図である。

【図７】図５の装置の動作波形図である。

【図８】図５の装置の動作波形図である。

【図９】従来のデジタル輪郭補償装置の構成例を示すブ
ロック図である。

【図１０】一般的な３種類のデジタルフィルタの構成例
を示す図である。

【符号の説明】

１〜７、２１、２２遅延回路８分配回路９、１０、１１、１６、２３、２６加算器１２セレクタ１３、１４、２４、２５係数器１５、２８コントローラ２７信号発生器

Claims

【特許請求の範囲】

【請求項１】入来したデジタル映像信号に対し、デジ
タルフィルタを用いて輪郭補償信号を発生させ、輪郭補
償を行うデジタル輪郭補償装置において、前記デジタル映像信号の注目画素信号のタイミングに対
して、水平または垂直方向に正負の同じ時間差をもつ信
号同士を加算する複数の加算手段と、該複数の加算手段の出力信号の中からブースト周波数の
設定により１つの信号を選択する選択手段と、該選択手段の出力信号に所定の係数を掛け合わせる係数
手段と、該係数手段の出力信号を合成し、輪郭補償信号を出力す
る合成手段とを有することを特徴とするデジタル輪郭補
償装置。
【請求項２】入来したデジタル映像信号に対し、デジ
タルフィルタを用いて輪郭補償信号を発生させ、輪郭補
償を行うデジタル輪郭補償装置において、入来したデジタル信号を遅延させる遅延手段と、該遅延手段の遅延時間を制御する制御手段と、該制御手段からの命令により前記遅延手段の遅延時間を
制御するためのパルスを発生させる信号発生手段と、前記遅延手段の出力信号を加算する加算手段と、該加算手段の出力信号に所定の係数を掛け合せる係数手
段と、該係数手段の出力信号を合成し、輪郭補償信号を出力す
る合成手段とを有することを特徴とするデジタル輪郭補
償装置。
【請求項３】前記遅延手段の遅延時間はブースト周波
数の設定により行うことを特徴とする請求項２記載のデ
ジタル輪郭補償装置。