JPH01209886A - スーパープロセッサ装置 - Google Patents
スーパープロセッサ装置Info
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- JPH01209886A JPH01209886A JP3594088A JP3594088A JPH01209886A JP H01209886 A JPH01209886 A JP H01209886A JP 3594088 A JP3594088 A JP 3594088A JP 3594088 A JP3594088 A JP 3594088A JP H01209886 A JPH01209886 A JP H01209886A
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- Japan
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- output
- circuit
- key
- signal
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- Granted
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- 230000001934 delay Effects 0.000 claims abstract description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 239000000654 additive Substances 0.000 claims description 4
- 230000000996 additive effect Effects 0.000 claims description 4
- 230000002194 synthesizing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
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- 239000002131 composite material Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
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- Studio Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はテレビジョンスーパープロセッサ装置に関し、
特にキー信号発生回路に関する。
特にキー信号発生回路に関する。
従来この種のスーパープロセッサは、第４図に示す様に
キー生成回路１からのキー信号を遅延回路５を通して出
力キー信号Ｂ（以下ＳＵＰ ＫＥＹと呼ぶ）として出
力するとともに、５ＵＰＫＥＹにシャドー付加回路６で
シャドーを付加したＫＥＹを出力ＫＥＹ信号Ａ（以下Ｓ
ＵＰ＋５ＤＷＫＥＹと呼ぶ）とをそのまま出力していた
。
キー生成回路１からのキー信号を遅延回路５を通して出
力キー信号Ｂ（以下ＳＵＰ ＫＥＹと呼ぶ）として出
力するとともに、５ＵＰＫＥＹにシャドー付加回路６で
シャドーを付加したＫＥＹを出力ＫＥＹ信号Ａ（以下Ｓ
ＵＰ＋５ＤＷＫＥＹと呼ぶ）とをそのまま出力していた
。
上述した従来のスーパープロセッサーは（ＳＵＰＫＥＹ
）にシャドーを付加したキー信号そのものを（ＳＵＰ＋
ＳＤＷ ＫＥＹ）として扱っているので、入力映像信号
のポジションを動かしてもシャドーには何の変化もなく
（ＳＵＰ ＫＥＹ）と−諸にポジションが変化するだ
けでシャドーカラーと同じ色の尾を引く様な効果は得ら
れなかった。
）にシャドーを付加したキー信号そのものを（ＳＵＰ＋
ＳＤＷ ＫＥＹ）として扱っているので、入力映像信号
のポジションを動かしてもシャドーには何の変化もなく
（ＳＵＰ ＫＥＹ）と−諸にポジションが変化するだ
けでシャドーカラーと同じ色の尾を引く様な効果は得ら
れなかった。
本発明のスーパープロセッサは、入力映像信号を受はキ
ー信号を生成するキー生成回路と、このキー生成回路の
出力と後記乗算回路の出力とを合成する第一の非加算混
合回路と、この第一の非加算混合回路の出力をフレーム
遅延させるフレーム遅延回路と、このフレーム遅延回路
の出力に所定の係数を乗算する乗算回路と、前記キー生
成回路の出力を遅延させ、出力キー信号を出力する遅延
回路と、前記キー生成回路の出力を受は出力キー信号に
シャドーを付加するシャドー付加回路と、このシャドー
付加回路の出力及び前記第一の非加算混合回路の出力を
受け、キー合成を行ない出力キー信号とシャドー付キー
信号との合成信号を出力する第二の非加算混合回路とを
有している。
ー信号を生成するキー生成回路と、このキー生成回路の
出力と後記乗算回路の出力とを合成する第一の非加算混
合回路と、この第一の非加算混合回路の出力をフレーム
遅延させるフレーム遅延回路と、このフレーム遅延回路
の出力に所定の係数を乗算する乗算回路と、前記キー生
成回路の出力を遅延させ、出力キー信号を出力する遅延
回路と、前記キー生成回路の出力を受は出力キー信号に
シャドーを付加するシャドー付加回路と、このシャドー
付加回路の出力及び前記第一の非加算混合回路の出力を
受け、キー合成を行ない出力キー信号とシャドー付キー
信号との合成信号を出力する第二の非加算混合回路とを
有している。
次に本発明について図面を参照して説明する。
第】図は本発明の一実施例のブロック図である。
第２図は動作説明図である。
第２図（ａ）で示す入力映像信号を例にとって説明する
と、第１図で１は入力映像信号を受けてキー信号を生成
するキー生成回路であり、第２図（ａ）の断面Ｘにおけ
るキー信号は第２図（ｂ）の通りである。２は第一の非
加算混合回路、３はフレーム遅延回路、４は乗算回路で
ある。乗算回路４へ入力する所定の係数を１以下に設定
すると、入力映像信号のポジションを動かさないとき、
第一の非加算混合回路２の出力は第２図（ｂ）と同じと
なり、フレーム遅延回路３によりフレーム遅延した後、
乗算回路４で１以下に設定した係数が乗算され、第２図
（ｃ）で示すキー信号が出力される。
と、第１図で１は入力映像信号を受けてキー信号を生成
するキー生成回路であり、第２図（ａ）の断面Ｘにおけ
るキー信号は第２図（ｂ）の通りである。２は第一の非
加算混合回路、３はフレーム遅延回路、４は乗算回路で
ある。乗算回路４へ入力する所定の係数を１以下に設定
すると、入力映像信号のポジションを動かさないとき、
第一の非加算混合回路２の出力は第２図（ｂ）と同じと
なり、フレーム遅延回路３によりフレーム遅延した後、
乗算回路４で１以下に設定した係数が乗算され、第２図
（ｃ）で示すキー信号が出力される。
この出力と、キー生成回路１出力、すなわち（ｂ）で示
すキー信号とを非加算混合した第一の非加算混合回路２
の出力は前記した通り第２図（ｂ）と同じとなる。
すキー信号とを非加算混合した第一の非加算混合回路２
の出力は前記した通り第２図（ｂ）と同じとなる。
次に、入力映像信号のポジションを第２図（ｄ）の様に
動かした場合、第一の非加算混合回路２では１フレーム
前のレベルダウンした信号と合成を行ない、第２図（ｅ
）で示すキー信号を出力する。
動かした場合、第一の非加算混合回路２では１フレーム
前のレベルダウンした信号と合成を行ない、第２図（ｅ
）で示すキー信号を出力する。
シャドー付加回路６で入力映像信号（ｄ）を入力し、（
ｆ）の様に、シャドーを付加して出力する。
ｆ）の様に、シャドーを付加して出力する。
次に第一の非加算混合回路２の出力（ｅ）とシャドー付
加回路６の出力（ｆ）とを第二の非加算混合回路７で合
成して（ｇ）の様なキー信号とシャドー信号とが合成さ
れたキー信号（ＳＵＰ＋５ＤＷＫ Ｅ Ｙ ）を出力す
る。
加回路６の出力（ｆ）とを第二の非加算混合回路７で合
成して（ｇ）の様なキー信号とシャドー信号とが合成さ
れたキー信号（ＳＵＰ＋５ＤＷＫ Ｅ Ｙ ）を出力す
る。
キー生成回路１からのキー信号を受ける遅延回路５は遅
延を行ない（ＳＵＰ＋ＳＤＷ ＫＥＹ）と同相のスーパ
ーキー信号（ＳＵＰ ＫＥＹ）を出力する。
延を行ない（ＳＵＰ＋ＳＤＷ ＫＥＹ）と同相のスーパ
ーキー信号（ＳＵＰ ＫＥＹ）を出力する。
第３図に本発明の一応用例のブロック図を示す。
図テスーパープロセッサ８が本発明の；ｘ、−バーーｙ
’ロセッサであり、入力映像信号を受け（ＳＵＰ十ＳＤ
Ｗ ＫＥＹ）と（ＳＵＰ ＫＥＹ）を出力する。
’ロセッサであり、入力映像信号を受け（ＳＵＰ十ＳＤ
Ｗ ＫＥＹ）と（ＳＵＰ ＫＥＹ）を出力する。
減算回路９は、これらの出力を受はシャドーキー信号（
ＳＤＷ ＫＥＹ）を出力する。この（ＳＤＷＫＥＹ）と
バックカラー発生回路１０の出力を受は乗算回路１２は
これらを乗算する。スーパープロセッサ８の出力である
（ＳＵＰ ＫＥＹ）とバックカラー発生回路１１の出力
を受け、乗算回路１３はこれらを乗算する。１４は加算
回路で乗算回路１２と乗算回路１３の各出力を受け、そ
れらを加算して、出力映像信号を出力する。これにより
、シャドーカラーとスーパーカラーを別々の色にするこ
とができるが、本発明では、ポジションを動かした時に
引く尾の色をシャドーカラーと同じ色として出力するこ
とが可能となっている。
ＳＤＷ ＫＥＹ）を出力する。この（ＳＤＷＫＥＹ）と
バックカラー発生回路１０の出力を受は乗算回路１２は
これらを乗算する。スーパープロセッサ８の出力である
（ＳＵＰ ＫＥＹ）とバックカラー発生回路１１の出力
を受け、乗算回路１３はこれらを乗算する。１４は加算
回路で乗算回路１２と乗算回路１３の各出力を受け、そ
れらを加算して、出力映像信号を出力する。これにより
、シャドーカラーとスーパーカラーを別々の色にするこ
とができるが、本発明では、ポジションを動かした時に
引く尾の色をシャドーカラーと同じ色として出力するこ
とが可能となっている。
以上説明したように本発明は、従来の（ＳＵＰ＋ＳＤＷ
ＫＥＹ）に、（ＳＵＰ ＫＥＹ）をフレーム遅延させ
た後所定の係数を乗算し、（ＳＵＰＫＥＹ）と非加算混
合した出力を非加算混合することにより、入力映像信号
のポジションを動かしたとき、スーパーの部分が尾を引
きその尾の部分の色を従来のシャドーの部分の色と同じ
色にし、ポジションを止めとときは段々と消えてなくな
るという尾をつけることができる効果がある。
ＫＥＹ）に、（ＳＵＰ ＫＥＹ）をフレーム遅延させ
た後所定の係数を乗算し、（ＳＵＰＫＥＹ）と非加算混
合した出力を非加算混合することにより、入力映像信号
のポジションを動かしたとき、スーパーの部分が尾を引
きその尾の部分の色を従来のシャドーの部分の色と同じ
色にし、ポジションを止めとときは段々と消えてなくな
るという尾をつけることができる効果がある。
第１図は本発明の一実施例のスーパーブロセッサのブロ
ック図、第２図はその動作説明図、第３図はその一応用
例を示すブロック図である。第４図は従来技術のブロッ
ク図である。 １・・・・・・キー生成回路、２・・・・・・第一の非
加算混合回路、３・・・・・・フレーム遅延回路、４・
・・・・・乗算回路、５・・・・・・遅延回路、６・・
・・・・シャドー付加回路、７・・・・・・第二の非加
算混合回路、ａ・・・・・・入力映像信号、ｂ・・・・
・・キー生成回路ｌの出力、Ｃ・・・・・・乗算回路４
の出力、ｄ・・・・・・ポジションを動かした時のキー
生成回路１の出力、ｅ・・・・・・第一の非加算混合回
路の出力、ｆ・・・・・・シャドー付加回路の出力、ｇ
・・・・・・第二の非加算混合回路の出力、訃・・・・
・本発明のスーパープロセッサ、９・・・・・・減算回
路、１０・・・・・・バックカラー発生回路、１１・・
・・・・バックカラー発生回路、１２・・・・・・乗算
回路、１３・・・・・・乗算回路、１４・・・・・・加
算回路。 代理人 弁理士 内 原 晋 第 Ｉ 圀 （α） （ｂ）（Ｃ）
ｔｔｔ ）Ｃｅ ｌ
（ｆ）（わ 第 ２ 聞
ック図、第２図はその動作説明図、第３図はその一応用
例を示すブロック図である。第４図は従来技術のブロッ
ク図である。 １・・・・・・キー生成回路、２・・・・・・第一の非
加算混合回路、３・・・・・・フレーム遅延回路、４・
・・・・・乗算回路、５・・・・・・遅延回路、６・・
・・・・シャドー付加回路、７・・・・・・第二の非加
算混合回路、ａ・・・・・・入力映像信号、ｂ・・・・
・・キー生成回路ｌの出力、Ｃ・・・・・・乗算回路４
の出力、ｄ・・・・・・ポジションを動かした時のキー
生成回路１の出力、ｅ・・・・・・第一の非加算混合回
路の出力、ｆ・・・・・・シャドー付加回路の出力、ｇ
・・・・・・第二の非加算混合回路の出力、訃・・・・
・本発明のスーパープロセッサ、９・・・・・・減算回
路、１０・・・・・・バックカラー発生回路、１１・・
・・・・バックカラー発生回路、１２・・・・・・乗算
回路、１３・・・・・・乗算回路、１４・・・・・・加
算回路。 代理人 弁理士 内 原 晋 第 Ｉ 圀 （α） （ｂ）（Ｃ）
ｔｔｔ ）Ｃｅ ｌ
（ｆ）（わ 第 ２ 聞
Claims (1)
- 入力映像信号を受けてこれよりキー信号を生成するキー
信号生成回路と、このキー信号生成回路の出力と乗算回
路の出力とを合成する第１の非加算混合回路と、この第
１の非加算混合回路の出力をフレーム遅延させるフレー
ム遅延回路と、このフレーム遅延回路の出力に所定の係
数を乗算する前記乗算回路と、前記キー信号生成回路の
出力を遅延させ出力キー信号を出力する遅延回路と、前
記キー信号生成回路の出力を受けてシャドーを付加する
シャドー付加回路と、このシャドー付加回路の出力及び
、前記第一の非加算混合回路の出力を受けて合成を行な
い、シャドー付キー信号を出力する第２の非加算混合回
路とを備えてなることを特徴とするスーパープロセッサ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63035940A JPH0636579B2 (ja) | 1988-02-17 | 1988-02-17 | スーパープロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63035940A JPH0636579B2 (ja) | 1988-02-17 | 1988-02-17 | スーパープロセッサ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01209886A true JPH01209886A (ja) | 1989-08-23 |
| JPH0636579B2 JPH0636579B2 (ja) | 1994-05-11 |
Family
ID=12456012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63035940A Expired - Fee Related JPH0636579B2 (ja) | 1988-02-17 | 1988-02-17 | スーパープロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636579B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01216678A (ja) * | 1988-02-24 | 1989-08-30 | Micro Denshi Kogyo:Kk | 画像信号処理装置 |
| JPH04167773A (ja) * | 1990-10-30 | 1992-06-15 | Nec Corp | スーパー信号発生器 |
| JPH06113205A (ja) * | 1992-05-26 | 1994-04-22 | Grass Valley Group Inc:The | 整形したビデオ信号を処理してシミュレーションした影を付加する方法及び装置 |
-
1988
- 1988-02-17 JP JP63035940A patent/JPH0636579B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01216678A (ja) * | 1988-02-24 | 1989-08-30 | Micro Denshi Kogyo:Kk | 画像信号処理装置 |
| JPH0578233B2 (ja) * | 1988-02-24 | 1993-10-28 | Maikuro Denshi Kogyo Kk | |
| JPH04167773A (ja) * | 1990-10-30 | 1992-06-15 | Nec Corp | スーパー信号発生器 |
| JPH06113205A (ja) * | 1992-05-26 | 1994-04-22 | Grass Valley Group Inc:The | 整形したビデオ信号を処理してシミュレーションした影を付加する方法及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0636579B2 (ja) | 1994-05-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |