JPH04167773A - スーパー信号発生器 - Google Patents
スーパー信号発生器Info
- Publication number
- JPH04167773A JPH04167773A JP29428290A JP29428290A JPH04167773A JP H04167773 A JPH04167773 A JP H04167773A JP 29428290 A JP29428290 A JP 29428290A JP 29428290 A JP29428290 A JP 29428290A JP H04167773 A JPH04167773 A JP H04167773A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- key
- shadow
- key signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 30
- 238000001514 detection method Methods 0.000 claims abstract description 29
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 19
- 238000003786 synthesis reaction Methods 0.000 claims abstract description 19
- 230000003111 delayed effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000001934 delay Effects 0.000 description 3
- 230000002194 synthesizing effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Studio Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野コ
本発明はテレビジョンの画像処理装置において、映像信
号を合成するために必要なスーパー信号発生器に関する
。
号を合成するために必要なスーパー信号発生器に関する
。
[従来の技術]
第3図は従来のスーパー信号発生器を示すブロック図で
ある。
ある。
従来のスーパー信号発生器は、キー信号生成回路1、サ
イズ検出回路2、シャドー信号発生回路3及び合成回路
5により構成されている。
イズ検出回路2、シャドー信号発生回路3及び合成回路
5により構成されている。
入力端子6から入力された映像信号は、キー信号生成回
路1に入力される。このキー信号生成回路1は前記映像
信号に基づいてキー信号を生成する。このキー信号は、
合成回路5及びサイズ検出回路2に入力される。サイズ
検出回路2は、このキー信号が示す有効映像領域を検出
して、その結果をシャドー信号発生回路3に出力する。
路1に入力される。このキー信号生成回路1は前記映像
信号に基づいてキー信号を生成する。このキー信号は、
合成回路5及びサイズ検出回路2に入力される。サイズ
検出回路2は、このキー信号が示す有効映像領域を検出
して、その結果をシャドー信号発生回路3に出力する。
シャドー信号発生回路3は、このサイズ検知回路2の出
力を受け、キー信号が示す有効映像領域の大きさに対応
したシャドー信号を発生し、このシャドー信号を合成回
路5に出力する。合成回路5はシャドー信号発生回路3
から入力したシャドー信号と、キー信号生成回路1から
入力したキー信号とを合成し、この合成信号を出力キー
信号として出力端子7に出力する。
力を受け、キー信号が示す有効映像領域の大きさに対応
したシャドー信号を発生し、このシャドー信号を合成回
路5に出力する。合成回路5はシャドー信号発生回路3
から入力したシャドー信号と、キー信号生成回路1から
入力したキー信号とを合成し、この合成信号を出力キー
信号として出力端子7に出力する。
[発明が解決しようとする課題]
しかしながら、上述した従来のスーパー信号発生器には
以下に示す問題点がある。即ち、サイズ検出回路2は、
キー信号が示す有効映像領域の大きさを検出するのに1
フイ一ルド分の信号を必要する。このため、サイズ検出
回路2において必然的に信号が遅延され、合成回路5に
入力されるキー信号及びシャドー信号の間には1フイ一
ルド分の時間差が生じてしまう。従って、従来のスーパ
ー信号発生器においては、映像信号の変化に伴ってキー
信号が示す有効映像領域が変化した場合に、シャドー信
号がキー信号に比して1フイ一ルド分だけ遅れてしまう
。
以下に示す問題点がある。即ち、サイズ検出回路2は、
キー信号が示す有効映像領域の大きさを検出するのに1
フイ一ルド分の信号を必要する。このため、サイズ検出
回路2において必然的に信号が遅延され、合成回路5に
入力されるキー信号及びシャドー信号の間には1フイ一
ルド分の時間差が生じてしまう。従って、従来のスーパ
ー信号発生器においては、映像信号の変化に伴ってキー
信号が示す有効映像領域が変化した場合に、シャドー信
号がキー信号に比して1フイ一ルド分だけ遅れてしまう
。
本発明はかかる問題点に鑑みてなされたものであって、
シャドー信号とキー信号との間の時間的遅れを回避でき
るスーパー信号発生器を提供することを目的とする。
シャドー信号とキー信号との間の時間的遅れを回避でき
るスーパー信号発生器を提供することを目的とする。
[課題を解決するための手段]
本発明に係るスーパー信号発生器は、映像信号が入力さ
れこの映像信号に基づいてキー信号を生成するキー信号
生成回路と、前記キー信号が示す有効映像領域を検出す
るサイズ検出回路と、このサイズ検出回路の検出結果に
基づいてシャドー信号を発生するシャドー信号発生回路
と、前記キー信号をフィールド遅延させるフィールド遅
延回路と、このフィールド遅延回路の出力及び前記シャ
ドー信号発生回路の出力を合成して出力する合成回路と
を有することを特徴とする。
れこの映像信号に基づいてキー信号を生成するキー信号
生成回路と、前記キー信号が示す有効映像領域を検出す
るサイズ検出回路と、このサイズ検出回路の検出結果に
基づいてシャドー信号を発生するシャドー信号発生回路
と、前記キー信号をフィールド遅延させるフィールド遅
延回路と、このフィールド遅延回路の出力及び前記シャ
ドー信号発生回路の出力を合成して出力する合成回路と
を有することを特徴とする。
[作用コ
本発明においては、キー信号生成回路は映像信号を入力
して、キー信号を生成する。サイズ検出回路は、このキ
ー信号を入力して、このキー信号が示す有効映像領域の
大きさを検出する。このとき、サイズ検出回路において
、信号の遅延が発生する。シャドー信号発生回路は、前
記サイズ検出回路の検出結果に基づいてシャドー信号を
発生し、このシャドー信号を合成回路に向けて出力する
。
して、キー信号を生成する。サイズ検出回路は、このキ
ー信号を入力して、このキー信号が示す有効映像領域の
大きさを検出する。このとき、サイズ検出回路において
、信号の遅延が発生する。シャドー信号発生回路は、前
記サイズ検出回路の検出結果に基づいてシャドー信号を
発生し、このシャドー信号を合成回路に向けて出力する
。
一方、フィールド遅延回路は、キー信号生成回路からキ
ー信号を入力し、このキー信号をフィールド遅延させた
後、合成回路に出力する。これにより、合成回路に入力
されるキー信号及びシャドー信号に時間差が発生するこ
とを回避できる。
ー信号を入力し、このキー信号をフィールド遅延させた
後、合成回路に出力する。これにより、合成回路に入力
されるキー信号及びシャドー信号に時間差が発生するこ
とを回避できる。
サイズ検出回路においては、通常1フレ一ム分だけ信号
が遅延される。従って、前記フィールド遅延回路は、前
記サイズ検出回路による信号の遅延に相当する時間だけ
前記キー信号をフィールド遅延させるものであることが
好ましい。
が遅延される。従って、前記フィールド遅延回路は、前
記サイズ検出回路による信号の遅延に相当する時間だけ
前記キー信号をフィールド遅延させるものであることが
好ましい。
[実施例]
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第1図は本発明の実施例に係るスーパー信号発生器を示
すブロック図である。
すブロック図である。
本実施例に係るスーパー信号発生器は、キー信号生成回
路1、サイズ検出回路2、シャドー信号発生回路3、フ
ィールド遅延回路4及び合成回路5により構成されてい
る。
路1、サイズ検出回路2、シャドー信号発生回路3、フ
ィールド遅延回路4及び合成回路5により構成されてい
る。
キー信号生成回路1は、従来と同様に、入力端子6から
映像信号を入力して、キー信号を生成する。このキー信
号は、フィールド遅延回路4及びサイズ検出回路2に入
力される。
映像信号を入力して、キー信号を生成する。このキー信
号は、フィールド遅延回路4及びサイズ検出回路2に入
力される。
サイズ検出回路2及びシャドー信号発生回路3は、従来
と同様に動作して、キー信号に基づいてシャドー信号を
発生し、このシャドー信号を合成回路5に向けて出力す
る。一方、フィールド遅延回路4は、キー信号生成回路
2からキー信号を入力し、このキー信号を1フイ一ルド
分だけ遅延した後、合成回路5に向けて出力する。
と同様に動作して、キー信号に基づいてシャドー信号を
発生し、このシャドー信号を合成回路5に向けて出力す
る。一方、フィールド遅延回路4は、キー信号生成回路
2からキー信号を入力し、このキー信号を1フイ一ルド
分だけ遅延した後、合成回路5に向けて出力する。
合成回路5は、フィールド遅延回路4から入力したキー
信号及びシャドー発生回路3から入力したシャドー信号
を合成し、この合成信号を出力端子7に出力する。
信号及びシャドー発生回路3から入力したシャドー信号
を合成し、この合成信号を出力端子7に出力する。
次に、本実施例に係るスーパー信号発生器の動作につい
て説明する。
て説明する。
入力端子6から、例えば第2図(a)に示すようにAB
Cという文字を何する映像の映像信号が入力されると、
キー信号生成回路1は文字部分のレベルがフルレベルで
あり、その他の部分力“O”レベルとなるキー信号を生
成する。
Cという文字を何する映像の映像信号が入力されると、
キー信号生成回路1は文字部分のレベルがフルレベルで
あり、その他の部分力“O”レベルとなるキー信号を生
成する。
サイズ検出回路2は、第2図(b)に示すように、この
キー信号がフルレベルである有効映像領域の水平方向の
スタート点H8及びエンド点HE並びに垂直方向のスタ
ート点VS及びエンド点VEを検出する。
キー信号がフルレベルである有効映像領域の水平方向の
スタート点H8及びエンド点HE並びに垂直方向のスタ
ート点VS及びエンド点VEを検出する。
シャドー信号発生回路3は、第2図(c)に示すように
、サイズ検出回路2から出力された水平方向のスタート
点H8及びエンド点HE並びに垂直方向のスタート点V
S及びエンド点VEを示すデータを入力して、キー信号
が示す有効映像領域のサイズに対応したシャドー信号を
発生する。
、サイズ検出回路2から出力された水平方向のスタート
点H8及びエンド点HE並びに垂直方向のスタート点V
S及びエンド点VEを示すデータを入力して、キー信号
が示す有効映像領域のサイズに対応したシャドー信号を
発生する。
一方、フィールド遅延回路4はキー信号生成回路1から
出力されたキー信号を1フイ一ルド分だけ遅延して出力
する。合成回路5は、このフィールド遅延回路4の出力
とシャドー信号発生回路3の出力とを合成して、第2図
(d)に示すように、キー信号とシャドー信号とを合成
した合成信号を出力端子7に出力する。
出力されたキー信号を1フイ一ルド分だけ遅延して出力
する。合成回路5は、このフィールド遅延回路4の出力
とシャドー信号発生回路3の出力とを合成して、第2図
(d)に示すように、キー信号とシャドー信号とを合成
した合成信号を出力端子7に出力する。
このように、本実施例においては、サイズ検出回路2に
より1フレ一ム分だけ信号が遅延されるのに対応して、
フィールド遅延回路4においてキー信号を1フレ一ム分
だけ遅延させる。従って、合成回路5にはキー信号及び
シャドー信号が同時に入力される。これにより、キー信
号及びシャドー信号が同時に変化する。
より1フレ一ム分だけ信号が遅延されるのに対応して、
フィールド遅延回路4においてキー信号を1フレ一ム分
だけ遅延させる。従って、合成回路5にはキー信号及び
シャドー信号が同時に入力される。これにより、キー信
号及びシャドー信号が同時に変化する。
[発明の効果コ
以上説明したように本発明によれば、キー信号をフィー
ルド遅延させるフィールド遅延回路が設けられているか
ら、キー信号及びシャドー信号は合成回路に同時に入力
される。このため、入力映像信号が変化してキー信号が
示す有効映像領域が変化した場合に、シャドー信号はキ
ー信号と同時に変化する。
ルド遅延させるフィールド遅延回路が設けられているか
ら、キー信号及びシャドー信号は合成回路に同時に入力
される。このため、入力映像信号が変化してキー信号が
示す有効映像領域が変化した場合に、シャドー信号はキ
ー信号と同時に変化する。
第1図は本発明の実施例に係るスーパー信号発生器を示
すブロック図、第2図(a)乃至(d)はその動作を示
す模式図、第3図は従来のスーパー信号発生器を示すブ
ロック図である。 1;キー信号生成回路、2;サイズ検出回路、3:シャ
ドー信号発生回路、4;フィールド遅延回路、5;合成
回路、6;入力端子、7;出力端子
すブロック図、第2図(a)乃至(d)はその動作を示
す模式図、第3図は従来のスーパー信号発生器を示すブ
ロック図である。 1;キー信号生成回路、2;サイズ検出回路、3:シャ
ドー信号発生回路、4;フィールド遅延回路、5;合成
回路、6;入力端子、7;出力端子
Claims (2)
- (1)映像信号が入力されこの映像信号に基づいてキー
信号を生成するキー信号生成回路と、前記キー信号が示
す有効映像領域を検出するサイズ検出回路と、このサイ
ズ検出回路の検出結果に基づいてシャドー信号を発生す
るシャドー信号発生回路と、前記キー信号をフィールド
遅延させるフィールド遅延回路と、このフィールド遅延
回路の出力及び前記シャドー信号発生回路の出力を合成
して出力する合成回路とを有することを特徴とするスー
パー信号発生器。 - (2)前記フィールド遅延回路は、前記サイズ検出回路
による信号の遅延に相当する時間だけ前記キー信号をフ
ィールド遅延させることを特徴とする請求項1に記載の
スーパー信号発生器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29428290A JPH04167773A (ja) | 1990-10-30 | 1990-10-30 | スーパー信号発生器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29428290A JPH04167773A (ja) | 1990-10-30 | 1990-10-30 | スーパー信号発生器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04167773A true JPH04167773A (ja) | 1992-06-15 |
Family
ID=17805688
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29428290A Pending JPH04167773A (ja) | 1990-10-30 | 1990-10-30 | スーパー信号発生器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04167773A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63316574A (ja) * | 1987-06-18 | 1988-12-23 | Nec Corp | 映像信号合成装置 |
JPH01209886A (ja) * | 1988-02-17 | 1989-08-23 | Nec Corp | スーパープロセッサ装置 |
-
1990
- 1990-10-30 JP JP29428290A patent/JPH04167773A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63316574A (ja) * | 1987-06-18 | 1988-12-23 | Nec Corp | 映像信号合成装置 |
JPH01209886A (ja) * | 1988-02-17 | 1989-08-23 | Nec Corp | スーパープロセッサ装置 |
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