JP3282573B2 - 可変遅延装置および方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、楽音合成装置な
どに適用して好適な可変遅延装置および方法に関する。

【０００２】

【従来の技術】近年、自然楽器の発音メカニズムをシミ
ュレートしたモデルを動作させ、これにより自然楽器の
楽音を合成する楽音合成装置が各種開発されている。こ
の種の楽音合成装置（以下、遅延フィードバック音源と
呼ぶ）では、図１６に示すような、加算器１６０１、遅
延回路（Ｄｅｌａｙ）１６０２、オールパスフィルタ
（ＡＰＦ）１６０３、およびフィルタ１６０４を閉ルー
プ状に接続したループ部を備えた構成が知られている。

【０００３】遅延回路１６０２は、所定段数のシフトレ
ジスタからなる。各段は、加算器１６０１の加算結果を
記憶できるだけのビット数を持つ。遅延回路１６０２に
は所定サンプリング周期ごとにクロックが供給される。
そして、サンプリング周期ごとに加算器１６０１から加
算結果が入力し、遅延回路１６０２の第１段に書き込ま
れる。遅延回路１６０２の各段のデータは、サンプリン
グ周期ごとに次の段へとシフトされる。遅延回路１６０
２からのデータ読み出しは、指定された任意の段から読
み出し可能である。したがって、サンプリング周期の整
数倍の遅延時間だけ遅延したデータを得ることができ
る。遅延回路１６０２から読み出した所定の遅延時間だ
け遅延されたデータは、ＡＰＦ１６０３に入力する。

【０００４】上述の遅延回路１６０２では、サンプリン
グ周期の整数倍の遅延時間しか設定できないので、サン
プリング周期の整数倍からずれた遅延時間を設定するた
めにＡＰＦ１６０３を用いる。図１７に、ＡＰＦ１６０
３の典型的なブロック構成を示す。この図のＡＰＦ１６
０３は、１次のディジタルフィルタであり、乗算器（乗
算係数をａとする）１７０１，１７０２、加算器１７０
３，１７０４、および遅延回路（１段のレジスタ）１７
０５から構成されている。これら各部には、サンプリン
グ周期ごとにクロックが供給される。ＡＰＦ１６０３
は、周波数特性がフラットであるとともに、乗算係数ａ
を適宜設定することにより、自己の遅延時間を調整する
ことが可能である。これにより、サンプリング周期の整
数倍からずれた値の遅延時間を設定できる。ＡＰＦ１６
０３の出力は、フィルタ１６０４に入力する。

【０００５】フィルタ１６０４は、ローパスフィルタそ
の他のフィルタであり、このループ部内を循環する信号
に所望の減衰特性を付与したり、所望の音色となるよう
に加工するためのものである。フィルタ１６０４の出力
は、加算器１６０１に入力し、入力信号と加算される。

【０００６】図１６のループ部では、例えば、ノイズ信
号のような多くの周波数成分を含んだアナログ信号をサ
ンプリング周期ごとにＰＣＭ符号化し、この結果得られ
た時系列ディジタル信号を加算器１６０１への入力信号
とする。この入力信号は、加算器１６０１を介して、遅
延回路１６０２でサンプリング周期の整数倍だけ遅延さ
れ、さらにＡＰＦ１６０３でサンプリング周期の整数倍
からのずれ分だけ遅延されて、フィルタ１６０４に入力
し、再び加算器１６０１にフィードバックされて、ルー
プ部内を循環する。

【０００７】このようなループ部の共振周波数は、遅延
回路１６０２およびＡＰＦ１６０３の遅延時間により決
定される（フィルタ１６０４の位相遅れは無視するもの
とする）。したがって、遅延回路１６０２およびＡＰＦ
１６０３による遅延時間（遅延回路１６０２で全体の遅
延長の整数分の遅延を行ない，ＡＰＦ１６０３で全体の
遅延長の小数分の遅延を行なう）を制御することによ
り、このループ部を循環する楽音信号の音高を制御する
ことができる。出力は、ループ内のどこから楽音信号を
取り出してもよい。図１６では、加算器１６０１から楽
音信号を取り出して出力している。

【０００８】

【発明が解決しようとする課題】ところで、図１７のよ
うな従来のＡＰＦでは、遅延長の小数部を変更するため
に乗算器１７０１，１７０２の乗算係数を変更すると、
ノイズが発生するという問題点があった。以下、その問
題点について説明する。

【０００９】図１８および図１９（ａ）〜（ｄ）は、図
１７のＡＰＦ１６０３の動作を示す図である。簡単のた
め入力値の変化がない場合を考え、入力値を「１」で固
定とする。時間ｔ＝０のとき乗算係数ａ＝０、ｔ＝１の
とき乗算係数ａ＝−０．５という変化を与えたとする。
ｔはサンプリング周期を単位として数えた時間を示す。

【００１０】図１８はｔ＝０の状態を示す。入力値
「１」が加算器１７０３に入力するとともに、乗算器１
７０１に入力する。乗算係数ａ＝０であるから、乗算器
１７０１の乗算結果は「０」であり、この「０」が加算
器１７０４に入力する。遅延回路１７０５からは「１」
が出力されているから、加算器１７０４の加算結果（乗
算器１７０１の乗算結果の符号を変えて加算する）は
「１」であり、この「１」がＡＰＦの出力となる。ま
た、加算器１７０４の加算結果「１」は、乗算器１７０
２に入力して乗算係数ａ＝０と乗算され、乗算結果
「０」が加算器１７０３に入力する。加算器１７０３
は、入力値「１」とこの乗算結果「０」とを加算し、加
算結果「１」を遅延回路１７０５に入力する。

【００１１】図１９（ａ）は、ｔ＝１の状態を示す。こ
の時点で乗算係数はａ＝−０．５に変更されたとする。
入力値「１」が加算器１７０３に入力するとともに、乗
算器１７０１に入力する。乗算係数ａ＝−０．５である
から、乗算器１７０１の乗算結果は「−０．５」であ
り、この「−０．５」が加算器１７０４に入力する。遅
延回路１７０５からは「１」が出力されているから、加
算器１７０４の加算結果（乗算器１７０１の乗算結果の
符号を変えて加算する）は、「１．５」であり、この
「１．５」がＡＰＦの出力となる。また、加算器１７０
４の加算結果「１．５」は、乗算器１７０２に入力して
乗算係数ａ＝−０．５と乗算され、乗算結果「−０．７
５」が加算器１７０３に入力する。加算器１７０３は、
入力値「１」とこの乗算結果「−０．７５」とを加算
し、加算結果「０．２５」を遅延回路１７０５に入力す
る。

【００１２】図１９（ｂ）〜（ｄ）は、同様にしてｔ＝
２，３，４の状態を示す。結果として、ｔ＝２では
「０．７５」が、ｔ＝３では「１．１２５」が、ｔ＝４
では「０．９３７５」が、それぞれＡＰＦから出力され
ることになる。この後も、ＡＰＦの出力は、「１」を中
心にして上下交互に振れるが、やがて「１」に収束して
いく。収束は、ＡＰＦの乗算係数ａの絶対値が大きい程
遅い。

【００１３】このように、ＡＰＦの乗算係数が変化する
と、入力値が一定でもあるにかかわらず、出力に振動
（リプル）が生じるという問題がある。これは、ＡＰＦ
のフィードフォワード側の乗算器１７０１の乗算係数と
フィードバック側の乗算器１７０２の乗算係数とを同時
に変化させても、フィードバック側の乗算係数が作用し
た値が遅延回路１７０５を通ってから出てくるため、１
ディレイタイミング（１サンプリング周期）ずれること
が原因である。

【００１４】この発明は、遅延量を制御するために係数
を変化させたとしても、不要なノイズを生じることのな
い可変遅延装置および方法を提供することを目的とす
る。

【００１５】

【課題を解決するための手段】この目的を達成するた
め、請求項１に係る発明は、所定サンプリング周期ごと
に入力するディジタル入力信号を、指定された係数に応
じた遅延時間だけ遅延して出力する可変遅延装置であっ
て、前記係数を装置内部の各部に作用させる際に、係数
変更の効果が出力に波及するタイミングが同じになるよ
うに、前記係数を作用させる各部に対して、それぞれ所
定の遅延時間の後に前記係数を作用させるようにしたこ
とを特徴とする。すなわち、遅延時間を指定する係数は
可変遅延装置の内部の各部に作用させるが、作用させる
際に、その係数変更の効果が出力に同時に波及するよう
に、各部に作用させる係数を所定時間遅延させて作用さ
せるようにする。これにより、係数変更の効果が同時に
出力信号に波及するようになり、係数を変化させた際の
不要なノイズを生じることがないようにできる。

【００１６】請求項２に係る発明は、所定サンプリング
周期ごとに入力するディジタル入力信号を、指定された
係数に応じた遅延時間だけ遅延して出力する可変遅延装
置であって、前記係数を１サンプリング周期だけ遅延し
て出力する係数遅延手段と、前記入力信号に、前記係数
遅延手段で遅延された係数を乗算する第１の乗算手段
と、出力信号に、前記係数遅延手段を介さずに、前記係
数を乗算する第２の乗算手段と、前記入力信号と前記第
２の乗算手段の乗算結果とを加算する第１の加算手段
と、前記第１の加算手段の加算結果を１サンプリング周
期だけ遅延して出力する遅延手段と、前記遅延手段の出
力と前記第１の乗算手段の乗算結果とを加算して、出力
信号として出力する第２の加算手段とを備えたことを特
徴とする。これは、発明の実施の形態の欄で後述するオ
ールパスフィルタの構成を明らかにしたものである。

【００１７】請求項３に係る発明は、所定サンプリング
周期ごとに入力するディジタル入力信号を、指定された
係数に応じた遅延時間だけ遅延して出力する可変遅延方
法であって、前記係数を装置内部の各部に作用させる際
に、係数変更の効果が出力に波及するタイミングが同じ
になるように、前記係数を作用させる各部に対して、そ
れぞれ所定の遅延時間の後に前記係数を作用させるよう
にしたことを特徴とする。

【００１８】請求項４に係る発明は、所定サンプリング
周期ごとに入力するディジタル入力信号を、指定された
係数に応じた遅延時間だけ遅延して出力する可変遅延方
法であって、前記係数を１サンプリング周期だけ遅延し
て出力する係数遅延ステップと、前記入力信号に、前記
係数遅延ステップで遅延された係数を乗算する第１の乗
算ステップと、出力信号に、前記係数遅延ステップの処
理を介さずに、前記係数を乗算する第２の乗算ステップ
と、前記入力信号と前記第２の乗算ステップの乗算結果
とを加算する第１の加算ステップと、前記第１の加算ス
テップの加算結果を１サンプリング周期だけ遅延して出
力する遅延ステップと、前記遅延ステップの出力と前記
第１の乗算ステップの乗算結果とを加算して、出力信号
として出力する第２の加算ステップとを備えたことを特
徴とする。

【００１９】

【発明の実施の形態】以下、図面を用いてこの発明の実
施の形態を説明する。

【００２０】図１７〜図１９で説明したように、従来の
ＡＰＦでは係数を変化させたときに実際に係数の効くタ
イミングが１ディレイ（１サンプリング周期分）だけず
れてしまい、これによりノイズ（リプル）が生じる。そ
こで、この発明に係るＡＰＦではフィードフォワード側
の乗算器に与える乗算係数を１ディレイずらして与え
る。これにより、タイミングのずれはなくなり、従来例
で説明したような入力値一定で係数を変化させたときに
もリプルは発生しないようにできる。

【００２１】図１は、この発明の実施の一形態例に係る
ＡＰＦのブロック構成を示す。この図のＡＰＦは、乗算
器１０１，１０２、加算器１０３，１０４、および遅延
回路（１段のレジスタ）１０５を備えており、これらは
図１７のＡＰＦと同じである。図１のＡＰＦは、さらに
フィードフォワード側の乗算器１０１に与える乗算係数
を１ディレイずらして与えるための係数遅延回路１０６
を備えている。

【００２２】図２は、図１のＡＰＦの動作を示す図であ
る。簡単のため入力値の変化がない場合を考え、入力値
を「１」で固定とする。いま、乗算係数ａがａ＝０の状
態からａ＝−０．５に変化したとする。

【００２３】図２（ａ）は、ａ＝０からａ＝−０．５に
変化した直後のＡＰＦの状態を示す。入力値「１」が加
算器１０３に入力するとともに、乗算器１０１に入力す
る。乗算係数ａ＝−０．５は既にこのＡＰＦに与えられ
ているが、遅延回路１０６があるため、この時点では乗
算係数ａ＝０が乗算器１０１に入力している。したがっ
て、乗算器１０１の乗算結果は「０」であり、この
「０」が加算器１０４に入力する。遅延回路１０５から
は「１」が出力されているから、加算器１０４の加算結
果（乗算器１０１の乗算結果の符号を変えて加算）は
「１」であり、この「１」がＡＰＦの出力となる。加算
器１０４の加算結果「１」は、乗算器１０２に入力す
る。乗算器１０２の乗算係数はａ＝−０．５に変更され
ているから、乗算器１０２の乗算結果は「−０．５」と
なり、この乗算結果「−０．５」が加算器１０３に入力
する。加算器１０３は、入力値「１」とこの乗算結果
「−０．５」とを加算し、加算結果「０．５」を遅延回
路１０５に入力する。

【００２４】図２（ｂ）は、図２（ａ）の次のタイミン
グにおけるＡＰＦの状態を示す。入力値「１」が加算器
１０３に入力するとともに、乗算器１０１に入力する。
変更後の乗算係数ａ＝−０．５は、遅延回路１０６を経
て乗算器１０１に入力する。したがって、乗算器１０１
の乗算結果は「−０．５」であり、この「−０．５」が
加算器１０４に入力する。遅延回路１０５からは「０．
５」が出力されているから、加算器１０４の加算結果
（乗算器１０１の乗算結果の符号を変えて加算）は
「１」であり、この「１」がＡＰＦの出力となる。加算
器１０４の加算結果「１」は、乗算器１０２に入力す
る。乗算器１０２の乗算係数はａ＝−０．５であるか
ら、乗算器１０２の乗算結果は「−０．５」となり、こ
の乗算結果「−０．５」が加算器１０３に入力する。加
算器１０３は、入力値「１」とこの乗算結果「−０．
５」とを加算し、加算結果「０．５」を遅延回路１０５
に入力する。

【００２５】これ以降のタイミングでは、図２（ｂ）で
説明した状態が引き続くから、従来技術で説明したよう
なリプルを生ずること無しに、ＡＰＦから「１」が出力
され続ける。

【００２６】次に、上述のこの発明に係るＡＰＦの適用
例について説明する。図３は、図１のＡＰＦを音源部に
適用した電子楽器の全体構成を示すブロック図である。
この図の電子楽器は、中央処理装置（ＣＰＵ）３０１、
メモリ３０２、表示部３０３、演奏操作子３０４、設定
操作子３０５、ディジタルシグナルプロセッサ（ＤＳ
Ｐ）３０６、ＤＳＰ用のランダムアクセスメモリ（ＤＳ
Ｐ−ＲＡＭ）３０８、ディジタルアナログ変換器（ＤＡ
Ｃ）３０９、および各部を接続するバスライン３１０を
備える。

【００２７】ＣＰＵ３０１は、この電子楽器の全体の動
作を制御する。メモリ３０２には、ＣＰＵ３０１が実行
する各種制御プログラムが記憶されるとともに、ワーク
エリアおよびワークレジスタなどの領域が設けられる。
表示部３０３は、各種の情報を表示するためのものであ
る。設定操作子３０５は、各種の情報を設定するための
パネルスイッチあるいは補助操作子である。ユーザは、
表示部３０３に表示された情報を参照しながら設定操作
子３０５を操作することにより、この電子楽器で発生す
る楽音の音色などを設定することができる。

【００２８】演奏操作子３０４は、ユーザが演奏操作す
るための鍵盤などである。ユーザが演奏操作子３０４を
操作すると、ＣＰＵ３０１はその操作を検出し、現在設
定されている音色情報ＴＣ、演奏操作子３０４の操作に
応じた音高情報ＰＩＴＣＨ、およびキーオン信号ＫＯＮ
などをＤＳＰ３０６に送出して楽音の発生を指示する。
ＤＳＰ３０６は、内部のマイクロプログラムメモリ３０
７にロードされたマイクロプログラムにしたがって、か
つＣＰＵ３０１から送出された音色情報ＴＣ、音高情報
ＰＩＴＣＨ、およびキーオン信号ＫＯＮにしたがって、
演算処理（信号処理）を行ない、楽音を合成する音源と
して機能する。ＤＳＰ−ＲＡＭ３０８は、ＤＳＰ３０６
が信号処理を行なう際に、主として信号遅延用として用
いるＲＡＭである。ＤＳＰ３０６で合成され出力された
ディジタル楽音信号は、ＤＡＣ３０９によりアナログ楽
音信号に変換され、不図示のサウンドシステムへと出力
される。

【００２９】図４は、ＤＳＰ３０６によって実現される
楽音合成モデルを示すブロック図である。このモデル
は、上述したように実際にはＤＳＰ３０６とＤＳＰ−Ｒ
ＡＭ３０８とマイクロプログラムメモリ３０７にロード
されたマイクロプログラムとにより実現されている。

【００３０】励振波形発生部４０１は、ＣＰＵ３０１か
らのキーオン信号ＫＯＮの入力にしたがって、励振波形
ＥＸＷＶの発生を開始する。励振波形ＥＸＷＶは、加算
器４０２に入力することにより、ループ部４１０に注入
される。加算器４０２は、励振波形ＥＸＷＶと信号遅延
部４０４からの出力ＤＬＹＷを加算し、加算結果ＡＤＷ
Ｖをフィルタ４０３に向けて出力する。フィルタ４０３
は、入力信号ＡＤＷＶをフィルタリングし、所望の音色
となるように、かつ所望の通りに減衰するように特性を
付与する。フィルタ４０３の出力信号は、信号遅延部４
０４に入力し、指定された遅延時間ＤＬＹだけ遅延され
たのち出力される。信号遅延部４０４からの出力信号Ｄ
ＬＹＷは、加算器４０２にフィードバックされる。ルー
プ部４１０は、図１６で説明した従来の遅延フィードバ
ック音源のループ部に相当するものである。

【００３１】ループ制御部４０５は、ＣＰＵ３０１によ
り指定された音色情報ＴＣおよび音高情報ＰＩＴＣＨを
入力し、それらに応じたフィルタ係数ＦＣＯＥＦをフィ
ルタ４０３に向けて出力する。フィルタ４０３は、この
フィルタ係数ＦＣＯＥＦに応じてフィルタリングを行な
う。

【００３２】また、ループ制御部４０５は、ＣＰＵ３０
１により指定された音高情報ＰＩＴＣＨに応じて信号遅
延部４０４における遅延量ＤＬＹ（フィルタ４０３によ
る遅延は無視するので、信号遅延部４０４における遅延
量ＤＬＹがループ部４１０全体の遅延量となる）を決定
する。信号遅延部４０４は、図５で後述するように、整
数分の遅延を行なうシフトレジスタと少数分の遅延を行
なうＡＰＦとで構成される。そこで、ループ制御部４０
５は、全体の遅延量ＤＬＹを整数部（シフトレジスタに
よる遅延量）Ｄｉと小数部（ＡＰＦによる遅延量）Ｄｆ
とに分け、さらに小数部Ｄｆ分の遅延を実現するために
ＡＰＦに与える係数（ＡＰＦ内の乗算器に与える乗算係
数）Ｃを算出して、この整数部Ｄｉおよび係数Ｃを信号
遅延部４０４に向けて出力する。信号遅延部４０４は、
入力した整数部Ｄｉの分の遅延をシフトレジスタにより
行ない、さらに入力した係数Ｃに対応する分の遅延Ｄｆ
をＡＰＦにより行ない、入力データを全体としてＤＬＹ
(＝Ｄｉ＋Ｄｆ）だけ遅延したのち出力する。

【００３３】図５は、信号遅延部４０４の内部構造を示
すブロック図である。信号遅延部４０４は、シフトレジ
スタ５１０およびこの発明に係るＡＰＦ５２０からな
る。信号遅延部４０４に入力した励振波形データは、シ
フトレジスタ５１０の第１段ＤＤ１に順次書き込まれ
る。シフトレジスタ５１０の各段のデータは、サンプリ
ング周期ごとに次の段へとシフトされる。シフトレジス
タ５１０からのデータの読み出しは、ループ制御部４０
５により指定された整数部Ｄｉの位置ＤＤｉから読み出
される。読み出されたデータ、すなわち整数部Ｄｉだけ
遅延されたデータは、ＡＰＦ５２０に入力する。

【００３４】ＡＰＦ５２０を構成する各部５０１から５
０６は、図１および図２で説明したこの発明に係るＡＰ
Ｆの各部１０１から１０６（付番は１００番台と５００
番台とで異なるが１の位の数字が同じものは共通のもの
を示す）に対応し、その動作も図１および図２で説明し
たものと同じである。すなわち、ＡＰＦ５２０は、ルー
プ制御部４０５から指定された係数Ｃに対応する遅延量
Ｄｆだけの遅延を行なうが、その際、係数Ｃをフィード
バック側の乗算器５０２には直接与え、フィードフォワ
ード側の乗算器５０１には遅延回路５０６で１クロック
分遅延して乗算係数Ｃを与える。これにより、ＡＰＦ５
２０では、入力する係数Ｃの値が変更された場合でもリ
プルが発生しないようにしている。

【００３５】図６は、図５の信号遅延部４０４の制御手
法を示すフローチャートである。この制御手法は、特開
平６−６７６７４号に示されたものであり、この制御手
法のみでも遅延フィードバック音源のループ部で発生す
るノイズを抑える効果があるが、この制御手法とこの発
明に係るＡＰＦとを併用することにより、さらにノイズ
発生を抑えることができる。以下、この制御手法につい
て説明する。

【００３６】図４および図５に示したループ部４１０
で、整数部Ｄｉと小数部Ｄｆとを制御して発生楽音の音
高を変化させる場合、例えばループ部全体の遅延量ＤＬ
Ｙ＝（Ｄｉ＋Ｄｆ）が「９．９９９」から「１０．００
０」に変化する場合は、整数部Ｄｉが「９」から「１
０」に変化し、小数部Ｄｆが「０．９９９」から「０」
に変化することになる。このように、整数部Ｄｉと小数
部Ｄｆを不連続に制御すると、ＡＰＦ内の遅延回路（レ
ジスタ）に以前の値が保持されていたために生じる値の
不連続が原因してノイズ発生の要因となる。

【００３７】そこで、このような場合には、整数部Ｄｉ
と小数部Ｄｆとにより決まるループ部全体の遅延量ＤＬ
Ｙが上記変化（整数部Ｄｉと小数部Ｄｆの切り替え）の
前後でほぼ等しくなるようにＡＰＦの係数Ｃを制御す
る。さらに、ループ部４１０からの出力信号の振幅値が
上記変化の前後で等しくなるように制御する必要があ
る。以下、このような制御手法について説明する。

【００３８】まず、整数部Ｄｉが増加する場合について
説明する。典型的な例として、遅延量ＤＬＹが「９．９
９９」から「１０．０００」に変化する場合、すなわち
Ｄｉ＝９，Ｄｆ＝０．９９９からＤｉ＝１０，Ｄｆ＝０
に変化する場合を考える。この場合、遅延量ＤＬＹが
「１０．０００」になる直前においてＤｉ＝９，Ｄｆ＝
０．９９９であり、ＡＰＦの遅延がほぼ１になってい
る。次のサンプリング周期では、遅延量ＤＬＹが「１
０．０００」になるように、シフトレジスタの遅延量Ｄ
ｉ＝１０、ＡＰＦの遅延量Ｄｆ＝０で、かつ、そのとき
の出力振幅が直前の振幅と同一であるようにする。その
ためには、ＡＰＦの係数Ｃを「−１」と置けばよい（Ｃ
＝−１のとき、ＡＰＦの伝達関数Ｈ（ｚ）＝（ｚ^-1−
Ｃ）／（１−Ｃｚ^-1）はＨ（ｚ）＝１となり、遅延量Ｄ
ｆ＝０となる）。さらに、Ｄｉ，Ｄｆの変化の前後で出
力振幅を等しくするために、ｚ^-1＝０とする（すなわ
ち、図５のＡＰＦ５２０内のレジスタＤｚ５０５を
「０」に初期化する）。ただし、実際には係数Ｃを「−
１」とすると、ＡＰＦの動作が不安定になるので、上述
のタイミングの前後で遅延量の差が問題とならない範囲
で「−１」に近く、しかも｜Ｃ｜＜１、かつ安定な動作
が確保できる値を選択するものとする。

【００３９】以上より、一般的に整数部Ｄｉが増加する
場合でも同様にすればよい。すなわち、遅延量の整数部
Ｄｉが増加したときに、レジスタＤｚ５０５を「０」に
初期化して、ＡＰＦ５２０に与える係数Ｃを「−１」と
設定する。そして、その次のサンプリング周期で、指定
された係数Ｃの値を設定すればよい。

【００４０】上述とは逆に、整数部Ｄｉが減少する場合
について説明する。典型的な例として、遅延量ＤＬＹが
「１０．０００」から「９．９９９」に変化する場合、
すなわちＤｉ＝１０，Ｄｆ＝０からＤｉ＝９，Ｄｆ＝
０．９９９に変化する場合を考える。この場合、遅延量
ＤＬＹが「９．９９９」になる直前においてＤｉ＝１
０，Ｄｆ＝０であり、ＡＰＦの遅延は「０」になってい
る。次のサンプリング周期では、Ｄｉが「９」でＤｆが
「１」になるように、かつ、そのときの出力振幅が直前
の振幅と同一であるようにする。そのためには、ＡＰＦ
の係数Ｃを「０」と置けばよい（Ｃ＝０のとき、ＡＰＦ
の伝達関数Ｈ（ｚ）＝（ｚ^-1−Ｃ）／（１−Ｃｚ^-1）は
Ｈ（ｚ）＝ｚ^-1となり、遅延量Ｄｆ＝１となる）。さら
に、Ｄｉ，Ｄｆの変化の前後で出力振幅を等しくするた
めに、ｚ^-1、すなわちレジスタＤｚ５０５に１サンプル
前の値を設定する。

【００４１】以上より、一般的に整数部Ｄｉが減少する
場合でも同様にすればよい。すなわち、遅延量の整数部
Ｄｉが減少したときに、レジスタＤｚに１サンプル前の
値を設定して、ＡＰＦ５２０に与える係数Ｃを「０」と
設定する。そして、その次のサンプリング周期で、指定
された係数Ｃの値を設定すればよい。

【００４２】図６のフローチャートを参照して、上述し
た制御手法を実現するＤＳＰ３０６の動作を説明する。
図６は、ループ制御部４０５から遅延量の整数部Ｄｉと
ＡＰＦの係数Ｃとを信号遅延部４０４に与える際の動作
手順を示すものであり、サンプリング周期ごとに実行さ
れる。

【００４３】まず、ステップ６０１では、遅延量ＤＬＹ
の整数部Ｄｉが変化したか否かを判断する。Ｄｉが変化
していないときは、ステップ６０２で、ループ制御部４
０５から図５のＡＰＦ５２０に向けて、遅延量ＤＬＹの
小数部Ｄｆに対応する係数Ｃを出力し設定する。これに
より、図５のＡＰＦ５２０の遅延量として、指定された
小数部Ｄｆが設定される。

【００４４】ステップ６０１で遅延量ＤＬＹの整数部Ｄ
ｉが変化していたときは、ステップ６０３で、整数部Ｄ
ｉが増加したか否か判断する。増加した場合（例えば図
５で、データの読み出し位置がＤＤi-1からＤＤｉに変
化する場合）は、上述した制御を行なうため、ステップ
６０４でレジスタＤｚ５０５に「０」を設定し、ステッ
プ６０５でＡＰＦ５２０に対し整数部Ｄｉと係数Ｃとを
設定する。すなわち、整数部Ｄｉは増加後の新たな値と
し、係数Ｃは「−１」に近く、しかも｜Ｃ｜＜１、かつ
安定な動作が確保できる値とする。ステップ６０３で整
数部Ｄｉが減少した場合（例えば図５で、データの読み
出し位置がＤＤi+1からＤＤｉに変化する場合）は、上
述した制御を行なうため、ステップ６０６でレジスタＤ
ｚ５０５に１サンプル前の値を設定し（図５でＤＤi+1
からＤＤｉに変化する場合、ＤＤi+1のデータをレジス
タＤｚ５０５に設定）、ステップ６０７でＡＰＦ５２０
に対し整数部Ｄｉと係数Ｃとを設定する。すなわち、整
数部Ｄｉは減少後の新たな値とし、係数Ｃは「０」とす
る。

【００４５】図６の手順によれば、整数部Ｄｉと小数部
Ｄｆを不連続に制御する場合でも、ノイズがなく、かつ
出力信号の振幅値が整数部Ｄｉと小数部Ｄｆの変化の前
後で等しくなるようにできる。さらに、図５のＡＰＦ５
２０では、図１，２で説明したように係数Ｃが変更され
た際のノイズを抑えることができる。すなわち、図６の
手順のうち、ステップ６０２，６０５，６０７における
係数Ｃの設定は、乗算器５０２に対しては直接、乗算器
５０１に対しては遅延回路５０６を介して１クロック遅
延して、それぞれ与えられ、これにより係数Ｃの変更に
伴うノイズを抑えることができる。

【００４６】図７は、信号遅延部４０４の変形例を示
す。図７において、図５と同一の付番は共通のものを示
し、説明は省略する。図７の信号遅延部は、図５の構成
に加え、係数Ｃを補間して乗算器５０１，５０２に与え
る補間器７１０を備えている。補間器７１０は、入力し
た係数Ｃに係数αを乗算する乗算器７０１、乗算器７０
１の乗算結果αＣに乗算器７０３からの乗算結果を加算
する加算器７０２、加算器７０２の加算結果を入力して
１クロック遅延して出力する遅延回路（レジスタ）５０
６、および、遅延回路５０６の出力に１−αを乗算して
乗算結果を加算器７０２に出力する乗算器７０３からな
る。

【００４７】なお、遅延回路５０６は、図５で係数Ｃを
遅延して乗算器５０１に入力するための遅延回路５０６
を補間器７１０と共用している。そして、遅延回路５０
６の入力側（加算器７０２の出力側）から取り出した係
数を乗算器５０２に入力し、遅延回路５０６の出力側か
ら取り出した係数を乗算器５０１に入力するようにして
いる。

【００４８】補間器７１０は、順次入力する係数Ｃと遅
延回路５０６の出力とを用いて補間を行ない、補間結果
を新たに遅延回路５０６の入力とする。したがって、係
数Ｃが急激に変化する場合でも、補間結果（乗算器５０
１，５０２へ与える乗算係数）は急激に変化しないよう
にできる。さらに、補間器７１０の遅延回路５０６の入
力側から乗算器５０２の乗算係数を取り出し、遅延回路
５０６の出力側から乗算器５０１の乗算係数を取り出し
ているので、図１，２で説明したように、係数が変化し
たときのノイズを抑えることができる。

【００４９】なお、この補間器７１０は、常に動作する
ものではなく、遅延量ＤＬＹの整数部Ｄｉが変化したと
きには、図６の制御手法と等価となるように、乗算器７
０１と加算器７０２は素通りさせる。すなわち、図７の
信号遅延部４０４で図６の制御手法を適用する際には、
ステップ６０２で設定する係数Ｃは補間器７１０を介し
て与え、ステップ６０５，６０７で設定する係数Ｃは乗
算器７０１と加算器７０２は素通りさせるものとする。

【００５０】図８〜１０は、それぞれ、図３〜５で説明
した電子楽器への適用例に関するＡＰＦの変形例であ
る。すなわち、図３〜５の適用例において、特に図５の
ＡＰＦ５２０（遅延回路５０６も含める）を、図８〜１
０の何れかのＡＰＦに置き換えることができる。

【００５１】図８のＡＰＦは、乗算器８０１，８０６、
遅延回路８０２，８０５、および加算器８０３，８０４
からなる。図８のＡＰＦは、図１のＡＰＦのフィードフ
ォワード側とフィードバック側のループをそれぞれ独立
に構成したものである。この構成によれば、乗算器８０
１，８０６の乗算係数を変更した場合に、その変更の効
果が同時に出るので、それらの乗算係数を同時に与える
ことができる。

【００５２】図９のＡＰＦは、乗算器９０４、遅延回路
９０１，９０５、および加算器９０２，９０３からな
る。図９のＡＰＦは、図８の２個の乗算器８０１，８０
６を１個に集約したものである。乗算器が１個のみ（乗
算器９０４）であるので、図１のように乗算係数を与え
るタイミングをずらす必要はない。

【００５３】図１０は、図８のＡＰＦの遅延回路８０２
を、前段のシフトレジスタ（図５の５１０）と共用した
ものである。図１０において、図８と同じ付番は共通の
ものを示すものとする。図１０のＡＰＦでは、ＡＰＦの
前段の整数部Ｄｉの分の遅延を行なうシフトレジスタ
の、整数部Ｄｉだけ遅延した位置から読み出したデータ
を乗算器８０１に入力し、さらに１アドレスずらした位
置から読み出したデータ（さらに１クロック遅延したデ
ータ）を加算器８０３に入力するようにしている。同様
にして、図９のＡＰＦを変形することもできる。

【００５４】図５のＡＰＦ５２０の代わりに図８のＡＰ
Ｆを用いた場合、遅延量の整数部Ｄｉが変化したときの
レジスタリセットの方式としては、以下の図１１または
図１２に示す方式とすればよい。

【００５５】まず、図１１の方式では、整数部Ｄｉが増
加したときは、図１１（ａ）に示すように、遅延回路８
０２，８０５を構成するレジスタを「０」にリセットす
るとともに、乗算器８０１，８０６の係数Ｃを「−１」
とする。また、整数部Ｄｉが減少したときは、図１１
（ｂ）に示すように、遅延回路８０２に１サンプル前の
値を設定する（例えば図５で、読み出し位置がＤＤi+1
からＤＤｉに変化した場合は、ＤＤi+1の遅延データを
遅延回路８０２に設定する）とともに、乗算器８０１，
８０６の係数Ｃを「０」とする。

【００５６】図１２の方式では、整数部Ｄｉが増加した
ときは、図１２（ａ）に示すように、加算器８０４の出
力を、整数分の遅延を行なうシフトレジスタからの出力
値に、一時的にすり替える（例えば図５で、データの読
み出し位置がＤＤi-1からＤＤｉに変化する場合は、Ｄ
Ｄi-1のデータを図１２（ａ）の矢印１２０１の位置に
一時的に設定する）。また、整数部Ｄｉが減少したとき
は、図１２（ｂ）に示すように、加算器８０４の出力
を、整数分の遅延を行なうシフトレジスタの１サンプル
前の値に、一時的にすり替える（例えば図５で、データ
の読み出し位置がＤＤi+1からＤＤｉに変化する場合
は、ＤＤi+1のデータを図１２（ｂ）の矢印１２０２の
位置に一時的に設定する）。このように加算器８０４の
出力のすり替えを行なえば、遅延回路８０２，８０５の
リセットや乗算器８０１，８０６の乗算係数のリセット
は不要である。

【００５７】上述の図１ではＡＰＦにこの発明を適用し
た形態例を示したが、この発明は、他のフィルタ、例え
ばＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏ
ｎｓｅ）フィルタなどにも適用可能である。図１３は従
来例であり、ＦＩＲフィルタで複数の係数を連動させて
変化させたときの様子を示す図である。図１３（ａ）の
ＦＩＲフィルタは、乗算器１３０１，１３０２、遅延回
路（１クロック分の遅延を行なう）１３０３、および加
算器１３０４からなる。乗算器１３０１，１３０２の乗
算係数は、乗算器１３０２の乗算係数をａとしたとき
に、乗算器１３０１の乗算係数が−ａ＋１となるよう
に、連動して乗算係数が変化するようになっている。そ
のため、係数ａの符号を変えて「１」を加算して乗算器
１３０１に入力するようにするための加算器１３０５を
備えている。

【００５８】図１３（ｂ）〜（ｄ）は、図１３（ａ）の
ＦＩＲフィルタにおいて、係数ａがａ＝０からａ＝１に
変化したときの様子を示す。簡単のため入力値の変化が
ない場合を考え、入力値を「１」で固定とする。時間ｔ
＝０のとき係数ａ＝０、ｔ＝１のとき係数ａ＝１という
変化を与えたとする。ｔはサンプリング周期を単位とし
て数えた時間を示す。

【００５９】図１３（ｂ）は、ｔ＝０の状態を示す。係
数ａ＝０であるので、乗算器１３０２の乗算係数は
「０」、乗算器１３０１の乗算係数は「１」（加算器１
３０５で−ａ＋１とされる）である。乗算器１３０１
は、入力値「１」と乗算係数「１」とを乗算する。乗算
結果「１」は加算器１３０４に入力する。乗算器１３０
２は、入力値「１」と乗算係数「０」とを乗算する。乗
算結果「０」は遅延回路１３０３に入力する。この時点
で遅延回路１３０３からは「０」が出力されており、こ
の「０」が加算器１３０４に入力する。加算器１３０４
は、乗算器１３０１からの「１」と遅延回路１３０３か
らの「０」とを加算し、加算結果「１」を出力する。

【００６０】図１３（ｃ）は、ｔ＝１の状態を示す。こ
の時点で係数ａ＝１に変更されたとする。係数ａ＝１で
あるので、乗算器１３０２の乗算係数は「１」、乗算器
１３０１の乗算係数は「０」（加算器１３０５で−ａ＋
１とされる）である。乗算器１３０１は、入力値「１」
と乗算係数「０」とを乗算する。乗算結果「０」は加算
器１３０４に入力する。乗算器１３０２は、入力値
「１」と乗算係数「１」とを乗算する。乗算結果「１」
は遅延回路１３０３に入力する。この時点で遅延回路１
３０３からは「０」が出力されており、この「０」が加
算器１３０４に入力する。加算器１３０４は、乗算器１
３０１からの「０」と遅延回路１３０３からの「０」と
を加算し、加算結果「０」を出力する。

【００６１】図１３（ｄ）は、ｔ＝２の状態を示す。係
数ａ＝１であるので、乗算器１３０２の乗算係数は
「１」、乗算器１３０１の乗算係数は「０」である。乗
算器１３０１は、入力値「１」と乗算係数「０」とを乗
算する。乗算結果「０」は加算器１３０４に入力する。
乗算器１３０２は、入力値「１」と乗算係数「１」とを
乗算する。乗算結果「１」は遅延回路１３０３に入力す
る。この時点で遅延回路１３０３からは「１」が出力さ
れており、この「１」が加算器１３０４に入力する。加
算器１３０４は、乗算器１３０１からの「０」と遅延回
路１３０３からの「１」とを加算し、加算結果「１」を
出力する。これ以降は、図１３（ｄ）の状態が続く。

【００６２】以上のように、図１３（ａ）のようなＦＩ
Ｒフィルタで複数の係数を連動させて変化させると、入
力値が一定であるにもかかわらず、出力が変動する。こ
れは、乗算器１３０２の乗算係数が作用した値が遅延回
路１３０３を通ってから出てくるため、１クロック分ず
れることが原因である。

【００６３】図１４は、図１３のようなＦＩＲフィルタ
にこの発明を適用した例である。図１４（ａ）では、図
１３（ａ）の構成に加え、乗算器１３０１に与える乗算
係数を１クロック分遅延させるための遅延回路１３０６
が備えられている。これにより、乗算器１３０１，１３
０２の乗算係数の変化の効果が加算器１３０４に波及す
るタイミングが同じとなり、図１３（ｂ）〜（ｄ）で説
明した係数の変化による出力の変動は抑えられる。

【００６４】図１４（ｂ）は、図１３（ａ）のＦＩＲフ
ィルタと同様の構成であるが、図１３（ａ）のものと比
較して、乗算器１３０２と遅延回路１３０３とが入れ替
わっている。すなわち、図１３（ａ）のものでは乗算器
１３０２で入力値に乗算係数ａを乗算してから遅延回路
１３０３で遅延しているところを、図１４（ｂ）のもの
では入力値を遅延回路１３０３で遅延したのち乗算器１
３０２で乗算係数ａを乗算するようにしている。これに
より、乗算器１３０１，１３０２の乗算係数の変化の効
果が、同じタイミングで加算器１３０４に波及するよう
になるので、図１３（ｂ）〜（ｄ）で説明した出力の変
動は抑えられる。

【００６５】図１５は、図１４で説明したこの発明の実
施の形態を多次のＦＩＲフィルタに一般化した例を示
す。図１５（ａ）は、図１４（ａ）のＦＩＲフィルタを
多次に一般化したものである。図１５（ａ）において、
入力データはｎ個の系列に分けられ、それぞれ、乗算器
１５０１〜１５０ｎにより所定の乗算係数と乗算され
る。各乗算器１５０１〜１５０ｎの乗算結果は、それぞ
れ、遅延回路１５１１〜１５１ｎで所定遅延時間だけ遅
延されて加算器１５２０に入力し、加算されて出力され
る。この構成において、乗算器１５０１〜１５０ｎの乗
算係数を連動して変化させた場合、それらの変化の効果
はそれぞれ遅延回路１５１１〜１５１ｎの遅延時間の後
に加算器１５２０に現れる。そのため、遅延回路１５１
１〜１５１ｎの遅延時間が区々である場合、乗算器１５
０１〜１５０ｎの乗算係数を同時に変更すると出力にノ
イズが出るという問題が生じる。

【００６６】図１５（ｂ）および（ｃ）は、上記の問題
を解決するＦＩＲフィルタの構成を示す。図１５（ｂ）
のものは、図１５（ａ）において各系列の乗算器１５０
ｊと遅延回路１５１ｊの順序を入れ替えたものである
（ｊ＝１〜ｎ）。すなわち、図１５（ａ）の乗算器１５
０１と遅延回路１５１１、乗算器１５０２と遅延回路１
５１２、…、乗算器１５０ｎと遅延回路１５１ｎを、そ
れぞれ入れ替えたものが、図１５（ｂ）のＦＩＲフィル
タである。これにより、乗算器１５０１〜１５０ｎの乗
算係数を連動して変化させた場合、その効果は同時に加
算器１５２０に現れるようにできるので、ノイズの発生
は抑えられる。

【００６７】また、図１５（ｃ）は、ＦＩＲフィルタの
構成自体は図１５（ａ）と同じであるが、各乗算器１５
０１〜１５０ｎに与える乗算係数を遅延回路１５３１〜
１５３ｎで遅延して与えるようにした点が異なる。遅延
回路１５３ｊ（ｊ＝１〜ｎ）の遅延時間は、対応する乗
算器１５０ｊの乗算結果を遅延する遅延回路１５１ｊの
遅延時間をＤｊとしたとき、Ｄmax−Ｄｊとなるように
する。Ｄmaxは、遅延回路１５１１〜１５１ｎの何れの
遅延時間Ｄ１〜Ｄｎよりも大きい遅延量とする。これに
より、乗算器１５０１〜１５０ｎの乗算係数を連動して
変化させた場合、実際に乗算器１５０ｊ（ｊ＝１〜ｎ）
に乗算係数が与えられるのはＤmax−Ｄｊの後となり、
その乗算係数の変化の効果が加算器１５２０に現れるの
はさらにＤｊの後となる。したがって、ｊ＝１〜ｎの何
れの系列でも乗算係数の変化の効果が加算器１５２０に
現れるのは、（Ｄmax−Ｄｊ）＋Ｄｊ＝Ｄmaxの後という
ことになり、乗算係数を連動して変化させた場合のノイ
ズは抑えられる。

【００６８】なお、上述の何れの例でもフィルタの構成
はハードイメージで図示したが、ＤＳＰで構成する場
合、信号の遅延、または信号の遅延を含む各種の信号処
理はソフト的に行なうことも可能である。例えば、図１
のＡＰＦは図３のＤＳＰ３０６およびＤＳＰ−ＲＡＭ３
０８により実現されているが、図１の遅延回路１０６
は、マイクロプログラムで明示的に記載してもよいし、
ＤＳＰで実行している処理において１周期分待ってから
係数を用いるようにして実質的に遅延回路１０６を実現
することもできる。

【００６９】なお、本発明は、ＤＳＰの他、マイクロプ
ロセッサ（ＭＰＵ）で実行してもよいし、パソコンその
他各種コンピュータシステムのソフトウェアとしてもよ
い。また、楽音合成の他、信号遅延を含む残響、コーラ
スなどの音響効果付加処理にも当然、適用可能である。

【００７０】

【発明の効果】以上説明したように、この発明によれ
ば、ＡＰＦなどの可変遅延装置および方法において、係
数変更の効果が同時に出力信号に波及するようにできる
ので、係数を変化させた際の不要なノイズを生じること
がないという効果を奏する。

【図面の簡単な説明】

【図１】この発明の実施の一形態例に係るＡＰＦのブロ
ック構成図

【図２】図１のＡＰＦの動作を示す図

【図３】図１のＡＰＦを音源部に適用した電子楽器の全
体構成を示すブロック図

【図４】ＤＳＰによって実現される楽音合成モデルを示
すブロック図

【図５】信号遅延部の内部構造を示すブロック図

【図６】信号遅延部の制御手法を示すフローチャート図

【図７】信号遅延部の変形例を示す図

【図８】電子楽器への適用例に関するＡＰＦの変形例
（その１）を示す図

【図９】電子楽器への適用例に関するＡＰＦの変形例
（その２）を示す図

【図１０】電子楽器への適用例に関するＡＰＦの変形例
（その３）を示す図

【図１１】遅延量の整数部Ｄｉが変化したときのレジス
タリセットの方式（その１）を示す図

【図１２】遅延量の整数部Ｄｉが変化したときのレジス
タリセットの方式（その２）を示す図

【図１３】従来のＦＩＲフィルタおよびその動作を示す
図

【図１４】ＦＩＲフィルタにこの発明を適用した例を示
す図

【図１５】多次のＦＩＲフィルタに一般化した例を示す
図

【図１６】従来の楽音合成装置におけるループ部のブロ
ック構成図

【図１７】図１６のＡＰＦのブロック構成図

【図１８】図１６のＡＰＦの動作（その１）を示す図

【図１９】図１６のＡＰＦの動作（その２）を示す図

【符号の説明】

１０１，１０２，５０１，５０２…乗算器、１０３，１
０４，５０３，５０４…加算器、１０５，５０５…遅延
回路（１段のレジスタ）、１０６，５０６…係数遅延回
路、３０１…中央処理装置（ＣＰＵ）、３０２…メモ
リ、３０３…表示部、３０４…演奏操作子、３０５…設
定操作子、３０６…ディジタルシグナルプロセッサ（Ｄ
ＳＰ）、３０８…ＤＳＰ用のランダムアクセスメモリ
（ＤＳＰ−ＲＡＭ）、３０９…ディジタルアナログ変換
器（ＤＡＣ）、３１０…バスライン、４０１…励振波形
発生部、４０２…加算器、４０３…フィルタ、４０４…
信号遅延部、４０５…ループ制御部、４１０…ループ
部、５１０…シフトレジスタ、５２０…オールパスフィ
ルタ（ＡＰＦ）、ＤＬＹ…信号遅延部による全体遅延
量、Ｄｉ…遅延量ＤＬＹのうちの整数部、Ｄｆ…遅延量
ＤＬＹのうちの小数部、Ｃ…小数部Ｄｆだけ遅延させる
ためにＡＰＦに与える係数。

フロントページの続き (56)参考文献 特開 平５−61493（ＪＰ，Ａ) 特開 平４−96000（ＪＰ，Ａ) 特開 平８−194485（ＪＰ，Ａ) 特開 平９−6365（ＪＰ，Ａ) 特開 平６−67674（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G10H 7/08 H03H 17/02 635 H03H 17/04 635 H03H 17/06 635 H03H 17/08

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】所定サンプリング周期ごとに入力するディ
   ジタル入力信号を、指定された係数に応じた遅延時間だ
   け遅延して出力する可変遅延装置であって、 前記係数を装置内部の各部に作用させる際に、係数変更
   の効果が出力に波及するタイミングが同じになるよう
   に、前記係数を作用させる各部に対して、それぞれ所定
   の遅延時間の後に前記係数を作用させるようにしたこと
   を特徴とする可変遅延装置。
2. 【請求項２】所定サンプリング周期ごとに入力するディ
   ジタル入力信号を、指定された係数に応じた遅延時間だ
   け遅延して出力する可変遅延装置であって、 前記係数を１サンプリング周期だけ遅延して出力する係
   数遅延手段と、 前記入力信号に、前記係数遅延手段で遅延された係数を
   乗算する第１の乗算手段と、 出力信号に、前記係数遅延手段を介さずに、前記係数を
   乗算する第２の乗算手段と、 前記入力信号と前記第２の乗算手段の乗算結果とを加算
   する第１の加算手段と、 前記第１の加算手段の加算結果を１サンプリング周期だ
   け遅延して出力する遅延手段と、 前記遅延手段の出力と前記第１の乗算手段の乗算結果と
   を加算して、出力信号として出力する第２の加算手段と
   を備えたことを特徴とする可変遅延装置。
3. 【請求項３】所定サンプリング周期ごとに入力するディ
   ジタル入力信号を、指定された係数に応じた遅延時間だ
   け遅延して出力する可変遅延方法であって、 前記係数を装置内部の各部に作用させる際に、係数変更
   の効果が出力に波及するタイミングが同じになるよう
   に、前記係数を作用させる各部に対して、それぞれ所定
   の遅延時間の後に前記係数を作用させるようにしたこと
   を特徴とする可変遅延方法。
4. 【請求項４】所定サンプリング周期ごとに入力するディ
   ジタル入力信号を、指定された係数に応じた遅延時間だ
   け遅延して出力する可変遅延方法であって、 前記係数を１サンプリング周期だけ遅延して出力する係
   数遅延ステップと、 前記入力信号に、前記係数遅延ステップで遅延された係
   数を乗算する第１の乗算ステップと、 出力信号に、前記係数遅延ステップの処理を介さずに、
   前記係数を乗算する第２の乗算ステップと、 前記入力信号と前記第２の乗算ステップの乗算結果とを
   加算する第１の加算ステップと、 前記第１の加算ステップの加算結果を１サンプリング周
   期だけ遅延して出力する遅延ステップと、 前記遅延ステップの出力と前記第１の乗算ステップの乗
   算結果とを加算して、出力信号として出力する第２の加
   算ステップとを備えたことを特徴とする可変遅延方法。