JPS5977720A - 交番信号出力デイジタルアナログ変換回路 - Google Patents
交番信号出力デイジタルアナログ変換回路Info
- Publication number
- JPS5977720A JPS5977720A JP18842182A JP18842182A JPS5977720A JP S5977720 A JPS5977720 A JP S5977720A JP 18842182 A JP18842182 A JP 18842182A JP 18842182 A JP18842182 A JP 18842182A JP S5977720 A JPS5977720 A JP S5977720A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- digital
- bit
- complement
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタル量として処理した信号、特に２の
補数表示の信号をアナログ交番信号出力として使用する
機器に広く応用が可能な交番信号出力ディジタルアナロ
グ変換回路に関するものである。
補数表示の信号をアナログ交番信号出力として使用する
機器に広く応用が可能な交番信号出力ディジタルアナロ
グ変換回路に関するものである。
従来例の構成とその問題点
符号ビットおよびｎビットの２の補数表示のディジタル
信号をアナログ信号と口で出力するには従来例では次の
式（１）の論理により回路を構成する。
信号をアナログ信号と口で出力するには従来例では次の
式（１）の論理により回路を構成する。
ただし工。は最小単位の電流値、Ｄｎは符号ビット信号
、Ｄｉはそれぞれ各ビットの入力信号である。式（１）
の第２項は２進数表示に対応する電流加算形のディジタ
ルアナログ変換回路に対応する。
、Ｄｉはそれぞれ各ビットの入力信号である。式（１）
の第２項は２進数表示に対応する電流加算形のディジタ
ルアナログ変換回路に対応する。
また第１項は第２項の最大ビットの電流値の２倍に相当
する値を示し、符号ビットがＯの時、すなわち０または
正の時に加算出力するレベルに相当する。
する値を示し、符号ビットがＯの時、すなわち０または
正の時に加算出力するレベルに相当する。
これを実現する従来回路は第１図に示すように電流加算
形ＤＡ変換回路１と符号ビット補正回路２で構成し、こ
れにそれぞれ信号端子からり、からｎｎ−１を、および
符号ビット信号ＤｎをインバータＩＮＶ１を介して接続
する。そして、端子３゜４よりアナログ出力信号を得る
。
形ＤＡ変換回路１と符号ビット補正回路２で構成し、こ
れにそれぞれ信号端子からり、からｎｎ−１を、および
符号ビット信号ＤｎをインバータＩＮＶ１を介して接続
する。そして、端子３゜４よりアナログ出力信号を得る
。
この回路ではディジタルアナログ変換の２端子３．４間
に生ずる出力は第２図に示すような一定の極性の値とな
る。又、式（１）の第１項分だけは直流ニハイアスされ
たアナログ信号となる。この回路は、第１に、交番信号
を扱う場合、直流バイアス分だけ電力を浪費する欠点が
ある。また第２として交番出力信号を応用するには直流
バイアス分を除く付加回路が必要となる。
に生ずる出力は第２図に示すような一定の極性の値とな
る。又、式（１）の第１項分だけは直流ニハイアスされ
たアナログ信号となる。この回路は、第１に、交番信号
を扱う場合、直流バイアス分だけ電力を浪費する欠点が
ある。また第２として交番出力信号を応用するには直流
バイアス分を除く付加回路が必要となる。
発明の目的
本発明の目的は、２の補数を用いて表現されたディジタ
ル信号を加算演算などの複雑な演算処理を経ずに直流バ
イアスを含まない交番アナログ信号として出力するディ
ジタルアナログ変換回路を提供することにある。
ル信号を加算演算などの複雑な演算処理を経ずに直流バ
イアスを含まない交番アナログ信号として出力するディ
ジタルアナログ変換回路を提供することにある。
発明の構成
本発明は、２の補数表示のディジタル信号を交番アナロ
グ信号に変換するために、交番信号発生のだめの符号切
換回路、符号ビットと各ビット入力の排他的論理和回路
で制御されるディジタルアナログ変換回路、および最小
ビット出力と同じアナログ出力を符号ビットの制御で行
なう補数信号発生回路で構成されることを特徴とする交
番信号出力ディジタルアナログ変換回路であシ、これに
より、前述の目的が達成される。
グ信号に変換するために、交番信号発生のだめの符号切
換回路、符号ビットと各ビット入力の排他的論理和回路
で制御されるディジタルアナログ変換回路、および最小
ビット出力と同じアナログ出力を符号ビットの制御で行
なう補数信号発生回路で構成されることを特徴とする交
番信号出力ディジタルアナログ変換回路であシ、これに
より、前述の目的が達成される。
実施例の説明
通常、２の補数表示では正の信号が２進数表示と同じ絶
対値を示し、−力負の信号が符号ビットも含め２進数表
示とは異った表示である。
対値を示し、−力負の信号が符号ビットも含め２進数表
示とは異った表示である。
そこで、負の信号は符号および２の自然数表示の絶対値
への変換が必要である。
への変換が必要である。
２の補数表示では符号ビットＤｎが０の時は正の値を示
し２式（２）で表わされる。
し２式（２）で表わされる。
符号ビットＤｎが１の時は負の値であシ、Ｍ穣は式（３
）で表わされる。
）で表わされる。
そこで式（２）１式（３）から符号ビットの憇味も含め
て表わすと式（４）となる。
て表わすと式（４）となる。
二（−、）Ｄ＜（Ｗｉλ”Ｄ−Ｄｉ’Ｊ 十Ｃ−Ｉ）”
”（Ｔ；’１．’ｆ）−Ｄｊ’Ｊ −Ｄ−Ｔ。
”（Ｔ；’１．’ｆ）−Ｄｊ’Ｊ −Ｄ−Ｔ。
Ｄｎｎ−１。
−（−１）（Σ２１（Ｄｎ■Ｄｉ月工。−Ｄｎ工。（４
）ここでＤｎ■ＤｉはＤｎとＤｉとの排他的論理和を表
わすモし、 ＤＱＪシＤＣ・Ｄ、７５ｉす−ＤＣで齢。
）ここでＤｎ■ＤｉはＤｎとＤｉとの排他的論理和を表
わすモし、 ＤＱＪシＤＣ・Ｄ、７５ｉす−ＤＣで齢。
式（４）の演算を行うことのできる回路の構成を第３図
に示す。すなわち電流加算形ＤＡ変換回路６、補数信号
補正回路６、および符号切換回路７をそれぞれ接続する
。またｌ）Ａ変換回路６の入力には符号ビットＤｎと信
号端子ＤＯからＤｎ−１をそれぞれ入力接続した排他的
論理和ＥＯＦＩ 、ｏからＥＯＲ，（ｎ 、）に接続し
、同時に符号ビットＤｎを補数信号補正回路６、符号切
換回路７に接続する。出力端子８．９よりアナログ信号
を取り出す。
に示す。すなわち電流加算形ＤＡ変換回路６、補数信号
補正回路６、および符号切換回路７をそれぞれ接続する
。またｌ）Ａ変換回路６の入力には符号ビットＤｎと信
号端子ＤＯからＤｎ−１をそれぞれ入力接続した排他的
論理和ＥＯＦＩ 、ｏからＥＯＲ，（ｎ 、）に接続し
、同時に符号ビットＤｎを補数信号補正回路６、符号切
換回路７に接続する。出力端子８．９よりアナログ信号
を取り出す。
本実施例では２進数表示による電流加算形ディジタルア
ナログ変換回路に交番信号を作るために符号ビットで制
御する切換回路７を付加した。また２の補数の負の信号
補正のためにはディジタル加算回路を用いず、各ビット
に対応する排他的論理和回路ＥＯＩ（、。からＸ０Ｒ１
（ｎ−＋）と式（４）の項Ｄｎ工。
ナログ変換回路に交番信号を作るために符号ビットで制
御する切換回路７を付加した。また２の補数の負の信号
補正のためにはディジタル加算回路を用いず、各ビット
に対応する排他的論理和回路ＥＯＩ（、。からＸ０Ｒ１
（ｎ−＋）と式（４）の項Ｄｎ工。
に対応する符号ビットで制御される最小ビット和尚のア
ナログ信号を発生する補数信号補正回路６で構成し、ア
ナログ加算をする。この回路では第４図に示すようにデ
ィジタル信号に対応する正負ノ交番アナログ信号を得る
ことができる。
ナログ信号を発生する補数信号補正回路６で構成し、ア
ナログ加算をする。この回路では第４図に示すようにデ
ィジタル信号に対応する正負ノ交番アナログ信号を得る
ことができる。
本発明の実施例をさらに具体的に第５図に示す。
ビット入力としてＤＯ＋ Ｄｌ ＋ Ｄｎ−１を一方の
入力端子とし、他方の入力を共通のＤｎ とする排他
的論理和ＩＥ ＯＲ２０、Ｅ ＯＲ２１１” ＯＲ２（
ｎ １ ）の出力により制御されるスイッチＳＯ＋Ｓ
Ｌ＋Ｓｎ １と重みづけ電流源工０＋工１＋Ｉｎ ＋
との組み合わせを用いた２進数対応のディジタルア
ナログ変換回路に、符号ビットＤｎおよびインバータＩ
ＮＶ ２ を経て得られるその反転符号ビットＤｎに
よって制御されるスイッチＳＷ １＋ＳＷ２＋Ｓ”５＋
”４ の組み合わせによる符号切換回路と、同じく符号
ビットＤｎによって制御されるスイ、ソチＳｎと最小ビ
ット相当の重みづけ電流源Ｉｎの組み合わせによる補数
信号補正回路を付加することにより、２の補数表示のデ
ィジタル信号を交番アナログ信号に変換する回路を構成
した。−例として重みっけ電流源にＭＯＳ）ランジスタ
の飽六烏性部分を使用した。
入力端子とし、他方の入力を共通のＤｎ とする排他
的論理和ＩＥ ＯＲ２０、Ｅ ＯＲ２１１” ＯＲ２（
ｎ １ ）の出力により制御されるスイッチＳＯ＋Ｓ
Ｌ＋Ｓｎ １と重みづけ電流源工０＋工１＋Ｉｎ ＋
との組み合わせを用いた２進数対応のディジタルア
ナログ変換回路に、符号ビットＤｎおよびインバータＩ
ＮＶ ２ を経て得られるその反転符号ビットＤｎに
よって制御されるスイッチＳＷ １＋ＳＷ２＋Ｓ”５＋
”４ の組み合わせによる符号切換回路と、同じく符号
ビットＤｎによって制御されるスイ、ソチＳｎと最小ビ
ット相当の重みづけ電流源Ｉｎの組み合わせによる補数
信号補正回路を付加することにより、２の補数表示のデ
ィジタル信号を交番アナログ信号に変換する回路を構成
した。−例として重みっけ電流源にＭＯＳ）ランジスタ
の飽六烏性部分を使用した。
スイッチには非飽和特性のＭＯＳトランジスタを使用し
た。正の信号時には２進数による出力が得られた。また
、負の信号時には各ビットの信号と符号ビットにより制
御される補数信号補正回路により最小ビット相当のアナ
ログ加算がされる、絶対値として誤差の少ないアナログ
出力が得られた。
た。正の信号時には２進数による出力が得られた。また
、負の信号時には各ビットの信号と符号ビットにより制
御される補数信号補正回路により最小ビット相当のアナ
ログ加算がされる、絶対値として誤差の少ないアナログ
出力が得られた。
発明の効果
本発明によれば直流バイアス分を含まない出力を得るこ
とが可能となり、各種の応用回路でスピーカ回路の直結
などの回路の簡素化が可能となる。
とが可能となり、各種の応用回路でスピーカ回路の直結
などの回路の簡素化が可能となる。
特に、間欠的に発生する交番信号では直流的には００ポ
イントで静止する場合が多く、消費電流の減少に有効な
回路である。又、本発明では排他的論理和回路による信
号変換以外には特に複雑な回路を必要とすることがなく
、誤差の少ない交番アナログ出力が得られる。
イントで静止する場合が多く、消費電流の減少に有効な
回路である。又、本発明では排他的論理和回路による信
号変換以外には特に複雑な回路を必要とすることがなく
、誤差の少ない交番アナログ出力が得られる。
第１図は従来例のディジタルアナログ変換回路のブロッ
ク図、第２図は従来例のディジタルアナログ変換回路の
特性図、第３図は本発明のディジタルアナログ変換回路
のブロック図、第４図は本発明のディジタルアナログ変
換回路の特性図、第６図は本発明の具体的回路図である
。 ５・・・・・・電流加算形ディジタルアナログ変換回路
、６・・・・・・補数信号補正回路、了・・・・・・符
号切換回路、Ｉ Ｎ Ｖ １． Ｉ Ｎ Ｖ ２−−−
−−−インバータ、ＥＯＲ，０゜ＥＯＲ，（ｎ 、）、
ＩＥＯＲ２０，ＥＯＲ２１゜ＩＣＯＲ２（ｎ ＋ ）
、、、、、、排他的論理和回路、ＤＯ，Ｄｉ 。 Ｄｎ−１・・・・・・各ビット入力、Ｄｎ・・・・・・
符号ビット入力、８，９，１０．１１・・・・・・出力
端子、Ｓｗｌ。 Ｓｗ ２ 、 Ｓｗ ｓ 、 Ｓｗ ａ 、 Ｓｏ、Ｓ
ｉ＋５ｎ−ｊ ＋Ｓｎ・・・・・・スイッチ、ＩＯ＋工
１＋Ｉｎ ＋＋Ｉｎ・・・・・・電流源。 代理人の氏名 弁理士 中 尾 敏 男 ほか１多筒
１ 因 第２図 デ°イジ゛タルイτＩＪ 第３図 第４図 ヂ°４ジゲル（１１星
ク図、第２図は従来例のディジタルアナログ変換回路の
特性図、第３図は本発明のディジタルアナログ変換回路
のブロック図、第４図は本発明のディジタルアナログ変
換回路の特性図、第６図は本発明の具体的回路図である
。 ５・・・・・・電流加算形ディジタルアナログ変換回路
、６・・・・・・補数信号補正回路、了・・・・・・符
号切換回路、Ｉ Ｎ Ｖ １． Ｉ Ｎ Ｖ ２−−−
−−−インバータ、ＥＯＲ，０゜ＥＯＲ，（ｎ 、）、
ＩＥＯＲ２０，ＥＯＲ２１゜ＩＣＯＲ２（ｎ ＋ ）
、、、、、、排他的論理和回路、ＤＯ，Ｄｉ 。 Ｄｎ−１・・・・・・各ビット入力、Ｄｎ・・・・・・
符号ビット入力、８，９，１０．１１・・・・・・出力
端子、Ｓｗｌ。 Ｓｗ ２ 、 Ｓｗ ｓ 、 Ｓｗ ａ 、 Ｓｏ、Ｓ
ｉ＋５ｎ−ｊ ＋Ｓｎ・・・・・・スイッチ、ＩＯ＋工
１＋Ｉｎ ＋＋Ｉｎ・・・・・・電流源。 代理人の氏名 弁理士 中 尾 敏 男 ほか１多筒
１ 因 第２図 デ°イジ゛タルイτＩＪ 第３図 第４図 ヂ°４ジゲル（１１星
Claims (1)
- ２の補数表示のディジタル信号を交番アナログ信号に変
換する符号切換回路、符号ビットと各ビット入力とを入
力とする排他的論理和回路で制御されるディジタルアナ
ログ変換回路、最小ビット出力と同じアナログ出力の発
生を符号ビットの制御で行う補数信号発生回路を有する
ことを特徴とする交番信号出力ディジタルアナログ変換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18842182A JPS5977720A (ja) | 1982-10-27 | 1982-10-27 | 交番信号出力デイジタルアナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18842182A JPS5977720A (ja) | 1982-10-27 | 1982-10-27 | 交番信号出力デイジタルアナログ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5977720A true JPS5977720A (ja) | 1984-05-04 |
Family
ID=16223364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18842182A Pending JPS5977720A (ja) | 1982-10-27 | 1982-10-27 | 交番信号出力デイジタルアナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5977720A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01117123U (ja) * | 1988-02-01 | 1989-08-08 | ||
| JP2010225334A (ja) * | 2009-03-19 | 2010-10-07 | Anywire:Kk | スイッチ構造 |
-
1982
- 1982-10-27 JP JP18842182A patent/JPS5977720A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01117123U (ja) * | 1988-02-01 | 1989-08-08 | ||
| JP2010225334A (ja) * | 2009-03-19 | 2010-10-07 | Anywire:Kk | スイッチ構造 |
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