JPH0427222Y2 - - Google Patents
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- JPH0427222Y2 JPH0427222Y2 JP1986149396U JP14939686U JPH0427222Y2 JP H0427222 Y2 JPH0427222 Y2 JP H0427222Y2 JP 1986149396 U JP1986149396 U JP 1986149396U JP 14939686 U JP14939686 U JP 14939686U JP H0427222 Y2 JPH0427222 Y2 JP H0427222Y2
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- Japan
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- signal
- polarity
- analog
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- 238000006243 chemical reaction Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 9
- 238000007792 addition Methods 0.000 description 2
- 239000000284 extract Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Description
【考案の詳細な説明】
イ 「考案の目的」
〔産業上の利用分野〕
本考案は、エラー補正回路に改良を加えたアナ
ログ／デジタル変換器（以下、AD変換器と記
す）に関するものである。
ログ／デジタル変換器（以下、AD変換器と記
す）に関するものである。
本考案に係るAD変換器は、一般にサブレンジ
ング形AD変換器と呼ばれるものであり、第４図
にこのサブレンジング形AD変換器の原理図を示
す。
ング形AD変換器と呼ばれるものであり、第４図
にこのサブレンジング形AD変換器の原理図を示
す。
第４図において、デジタル信号へ変換する対象
のアナログ入力信号Siは、トラツク・モードとホ
ールド・モードを繰返して動作するトラツク・ホ
ールド回路１（以下、Ｔ・Ｈ回路と記す）を介し
て次段のプログラマブル・ゲイン・アンプ２へ加
えられる。そこで、プログラマブル・ゲイン・ア
ンプ２のゲインを（×１）として、Ｔ・Ｈ回路１
を介して導入したアナログ入力信号を例えば６ビ
ツトのAD変換器３へ導入する。そして、この６
ビツトのAD変換器３で上位ビツトをAD変換し、
この信号を上位レジスタ４に格納する。
のアナログ入力信号Siは、トラツク・モードとホ
ールド・モードを繰返して動作するトラツク・ホ
ールド回路１（以下、Ｔ・Ｈ回路と記す）を介し
て次段のプログラマブル・ゲイン・アンプ２へ加
えられる。そこで、プログラマブル・ゲイン・ア
ンプ２のゲインを（×１）として、Ｔ・Ｈ回路１
を介して導入したアナログ入力信号を例えば６ビ
ツトのAD変換器３へ導入する。そして、この６
ビツトのAD変換器３で上位ビツトをAD変換し、
この信号を上位レジスタ４に格納する。
上位レジスタ４に格納されたデジタルデータ
は、DA変換器５により再びアナログ信号に戻さ
れ、アナログ加算器６により、アナログ入力信号
Siと引算を行い、いわゆる残差信号S6を得る。こ
の残差信号S6をもう一度AD変換すれば、アナロ
グ入力信号Siの下位ビツトが得られる。しかし、
残差信号S6のレベルは小さいので、プログラマブ
ル・ゲイン・アンプ２を構成する残差増幅器２ａ
で32倍増幅してからAD変換器３でAD変換し、
下位ビツトを得て、これを下位レジスタ７へ格納
する。
は、DA変換器５により再びアナログ信号に戻さ
れ、アナログ加算器６により、アナログ入力信号
Siと引算を行い、いわゆる残差信号S6を得る。こ
の残差信号S6をもう一度AD変換すれば、アナロ
グ入力信号Siの下位ビツトが得られる。しかし、
残差信号S6のレベルは小さいので、プログラマブ
ル・ゲイン・アンプ２を構成する残差増幅器２ａ
で32倍増幅してからAD変換器３でAD変換し、
下位ビツトを得て、これを下位レジスタ７へ格納
する。
ここで、上位レジスタ４に格納された上位ビツ
トには、AD変換器３で生じる量子化誤差の他に
非直線性誤差も含んでいる。従つて、下位レジス
タ７に蓄えられた下位ビツトにより、この非直線
性誤差を補正する必要があり、これを行なうのが
エラー補正回路である。エラー補正回路は第４図
の点線で囲つた部分の回路である。このエラー補
正回路の原理は、第５図に示すように上位レジス
タ４のデータ［第５図イ］のLSBと下位レジス
タ７のデ−タ［第５図ロ］のMSBをオーバーラ
ツプさせて、デジタル加算器８で加算［第５図
ハ］することによりエラーの補正を行なうもので
ある。
トには、AD変換器３で生じる量子化誤差の他に
非直線性誤差も含んでいる。従つて、下位レジス
タ７に蓄えられた下位ビツトにより、この非直線
性誤差を補正する必要があり、これを行なうのが
エラー補正回路である。エラー補正回路は第４図
の点線で囲つた部分の回路である。このエラー補
正回路の原理は、第５図に示すように上位レジス
タ４のデータ［第５図イ］のLSBと下位レジス
タ７のデ−タ［第５図ロ］のMSBをオーバーラ
ツプさせて、デジタル加算器８で加算［第５図
ハ］することによりエラーの補正を行なうもので
ある。
しかし、第４図に示したエラー補正回路は問題
点を有している。これを第６図〜第９図を用いて
説明する。
点を有している。これを第６図〜第９図を用いて
説明する。
例えばアナログ入力信号SiがOvの場合を考え
る。第６図のイは上位レジスタ４の内容、ロは下
位レジスタ７の内容、ハはデジタル加算器８の出
力を示す図である。上位レジスタ４の内容は10進
で“32”に相当するコードである。また、DA変
換器５の出力はOvであり、アナログ加算器６に
よる残差信号S6もOvであるから下位レジスタの
内容も10進で“32”となる。これらをデジタル加
算器８で加えると第６図ハとなる。即ち、このデ
ジタル加算器８の出力（11ビツト）は、10進で
“1056”となる。
る。第６図のイは上位レジスタ４の内容、ロは下
位レジスタ７の内容、ハはデジタル加算器８の出
力を示す図である。上位レジスタ４の内容は10進
で“32”に相当するコードである。また、DA変
換器５の出力はOvであり、アナログ加算器６に
よる残差信号S6もOvであるから下位レジスタの
内容も10進で“32”となる。これらをデジタル加
算器８で加えると第６図ハとなる。即ち、このデ
ジタル加算器８の出力（11ビツト）は、10進で
“1056”となる。
一方、11ビツトでOvに相当するコードは第７
図に示すコードであるから、10進で“1024”でな
ければならない。即ち、第４図に示すエラー補正
回路の構成では、10進で“32”だけシフトしたコ
ードが生成されてしまうことになる。
図に示すコードであるから、10進で“1024”でな
ければならない。即ち、第４図に示すエラー補正
回路の構成では、10進で“32”だけシフトしたコ
ードが生成されてしまうことになる。
以上を防ぐ手段を第８図と第９図に示す。第８
図はアナログ的にオフセツトを与える手段であ
る。即ち、プログラマブル・ゲイン・アンプ２に
加算器を設け、上位ビツトを得る際にＴ・Ｈ回路
の出力信号にオフセツトを加え、Ov入力に対し
て上位ビツトが10進で“31”に相当するコードを
出力するようにする手段である。
図はアナログ的にオフセツトを与える手段であ
る。即ち、プログラマブル・ゲイン・アンプ２に
加算器を設け、上位ビツトを得る際にＴ・Ｈ回路
の出力信号にオフセツトを加え、Ov入力に対し
て上位ビツトが10進で“31”に相当するコードを
出力するようにする手段である。
第９図はデジタル的にオフセツトを与える手段
である。即ち、AD変換器３と上位レジスタ４の
間に第９図に示すデジタル減算器を設け、このデ
ジタル減算器の一方へ「１」のオフセツト信号を
加え、AD変換器３からの出力が10進で“32”の
とき上位レジスタ４へ“31”が加わるようにした
ものである。
である。即ち、AD変換器３と上位レジスタ４の
間に第９図に示すデジタル減算器を設け、このデ
ジタル減算器の一方へ「１」のオフセツト信号を
加え、AD変換器３からの出力が10進で“32”の
とき上位レジスタ４へ“31”が加わるようにした
ものである。
しかし、第８図、第９図の手段は回路が複雑に
なり好ましくない。
なり好ましくない。
本考案の目的は、アナログ的若しくはデジタル
的にオフセツトを与えることなくエラーの補正を
することができるAD変換器を提供することであ
る。
的にオフセツトを与えることなくエラーの補正を
することができるAD変換器を提供することであ
る。
ロ 「考案の構成」
〔問題点を解決するための手段〕
本考案は、上記問題点を解決するために
アナログ入力信号Siの極性を反転させる極性反
転手段と、 この極性反転したアナログ入力信号SiとDA変
換器５の出力との差を取り出し、残差信号を出力
するアナログ加算器６と、 残差信号を増幅する残差増幅器を内蔵し、極性
反転したアナログ入力信号と、増幅された残差信
号とを切り替えて出力するアンプ手段２と、 このアンプ手段の出力信号をデジタル信号へ変
換するAD変換器３と、 このAD変換器が出力する極性反転したアナロ
グ入力信号のデジタル変換値を格納する上位レジ
スタと、 AD変換器が出力する残差増幅器の出力信号の
デジタル変換値を格納する下位レジスタと、 前記上位レジスタの内容を反転させたデータを
出力するインバータと、 上位レジスタの内容をアナログ信号へ変換する
DA変換器５と、 前記インバータの出力データのLSBと、前記
下位レジスタの出力データのMSBをオーバーラ
ツプさせて加算し、アナログ入力信号Siのデジタ
ル変換信号を得るデジタル加算器と、 からなる手段を講じたものである。
転手段と、 この極性反転したアナログ入力信号SiとDA変
換器５の出力との差を取り出し、残差信号を出力
するアナログ加算器６と、 残差信号を増幅する残差増幅器を内蔵し、極性
反転したアナログ入力信号と、増幅された残差信
号とを切り替えて出力するアンプ手段２と、 このアンプ手段の出力信号をデジタル信号へ変
換するAD変換器３と、 このAD変換器が出力する極性反転したアナロ
グ入力信号のデジタル変換値を格納する上位レジ
スタと、 AD変換器が出力する残差増幅器の出力信号の
デジタル変換値を格納する下位レジスタと、 前記上位レジスタの内容を反転させたデータを
出力するインバータと、 上位レジスタの内容をアナログ信号へ変換する
DA変換器５と、 前記インバータの出力データのLSBと、前記
下位レジスタの出力データのMSBをオーバーラ
ツプさせて加算し、アナログ入力信号Siのデジタ
ル変換信号を得るデジタル加算器と、 からなる手段を講じたものである。
〔実施例〕
以下、図面を用いて本考案を詳しく説明する。
第１図は、本考案に係るAD変換器の一実施例
を示した図である。第１図が第４図と異なる点
は、 Ｔ・Ｈ回路１の出力段にアナログ極性反転器
２０を設けたこと デジタル加算器８の上位ビツトの入力信号ラ
インにインバータ２１を設けたこと 以上の，が本考案で新たに追加した構成
であるが、この追加した構成により従来（第４
図）と一部の信号の極性が異なつてしまう。従
つて、その極性を合せるため、附随的に次の事
項も第４図と異なつている。即ち、プログラマ
ブル・ゲイン・アンプ２を構成する残差増幅器
U1の極性を第４図と異なるようにした（マイ
ナス32倍にした）ことである。
を示した図である。第１図が第４図と異なる点
は、 Ｔ・Ｈ回路１の出力段にアナログ極性反転器
２０を設けたこと デジタル加算器８の上位ビツトの入力信号ラ
インにインバータ２１を設けたこと 以上の，が本考案で新たに追加した構成
であるが、この追加した構成により従来（第４
図）と一部の信号の極性が異なつてしまう。従
つて、その極性を合せるため、附随的に次の事
項も第４図と異なつている。即ち、プログラマ
ブル・ゲイン・アンプ２を構成する残差増幅器
U1の極性を第４図と異なるようにした（マイ
ナス32倍にした）ことである。
しかし、この残差増幅器U1の極性を変えた点
は、第１図AD変換器各部の信号の極性を合せる
ためのものであり、本考案で特に特徴とする構成
ではない。
は、第１図AD変換器各部の信号の極性を合せる
ためのものであり、本考案で特に特徴とする構成
ではない。
そのほかの構成は第４図と同じであり、同一の
構成素子には同一の構成素子番号を付して、これ
らの再説明は省略する。
構成素子には同一の構成素子番号を付して、これ
らの再説明は省略する。
以下、第１図のAD変換器においてエラー補正
の動作に焦点を当てて説明する。なお第３図はデ
ジタル加算器８の上位ビツト入力と〔イ図〕、下
位ビツト入力と〔ロ図〕、デジタル加算器８の出
力と〔ハ図〕を示した図である。
の動作に焦点を当てて説明する。なお第３図はデ
ジタル加算器８の上位ビツト入力と〔イ図〕、下
位ビツト入力と〔ロ図〕、デジタル加算器８の出
力と〔ハ図〕を示した図である。
アナログ入力信号SiとしてOvが入力された場
合を考える。プログラマブル・ゲイン・アンプ２
を（×１）にして、上位ビツトをAD変換する。
従つて、上位レジスタ４には10進で“32”に相当
するコードが格納される。この上位レジスタ４に
格納された信号をDA変換器５に導き、これをア
ナログ信号に戻してもその出力はOvである。そ
して、アナログ加算器６のもう一方の入力もOv
であるから、残差信号S6もOvである。従つて、
下位レジスタ７にも10進で“32”に相当するコー
ドが格納される。ここまでは第４図と同じであ
る。
合を考える。プログラマブル・ゲイン・アンプ２
を（×１）にして、上位ビツトをAD変換する。
従つて、上位レジスタ４には10進で“32”に相当
するコードが格納される。この上位レジスタ４に
格納された信号をDA変換器５に導き、これをア
ナログ信号に戻してもその出力はOvである。そ
して、アナログ加算器６のもう一方の入力もOv
であるから、残差信号S6もOvである。従つて、
下位レジスタ７にも10進で“32”に相当するコー
ドが格納される。ここまでは第４図と同じであ
る。
ところが、本考案では上位ビツトはインバータ
２１により反転されるので、第３図イに示すよう
にデジタル加算器８の上位ビツトの入力信号は10
進で“31”に相当するコードとなつている。従つ
てデジタル加算器８で得られる11ビツトのコード
出力は第３図ロに示すように10進で“1024”に相
当するコードとなり、第４図で生じたような問題
は解決できる。
２１により反転されるので、第３図イに示すよう
にデジタル加算器８の上位ビツトの入力信号は10
進で“31”に相当するコードとなつている。従つ
てデジタル加算器８で得られる11ビツトのコード
出力は第３図ロに示すように10進で“1024”に相
当するコードとなり、第４図で生じたような問題
は解決できる。
次にアナログ入力信号SiがOvでない場合も正
常にAD変換される旨を説明する。
常にAD変換される旨を説明する。
もし、アナログ入力信号SiがOvよりも大きい
場合は、アナログ極性反転器２０で反転されるた
め、AD変換器３の出力は10進で“32”より小さ
くなるが、インバータ２１の出力は10進で“31”
より大きくなり、アナログ入力信号Siの増加方向
と、上位ビツトの増加方向は一致するので、AD
変換器全体として動作に問題は生じない。
場合は、アナログ極性反転器２０で反転されるた
め、AD変換器３の出力は10進で“32”より小さ
くなるが、インバータ２１の出力は10進で“31”
より大きくなり、アナログ入力信号Siの増加方向
と、上位ビツトの増加方向は一致するので、AD
変換器全体として動作に問題は生じない。
更に説明を加えれば、Ｔ・Ｈ回路→アナログ極
性反転器２０→プログラマブル・ゲイン・アンプ
２（×１）→AD変換器３→上位レジスタ４→イ
ンバータ２１→デジタル加算器８の上位入力から
なるルートを見た場合、アナログ極性反転器２０
とインバータ２１により２度極性を反転している
のでデジタル加算器８の上位入力信号は従来と同
様の極性となり何等変化していない。
性反転器２０→プログラマブル・ゲイン・アンプ
２（×１）→AD変換器３→上位レジスタ４→イ
ンバータ２１→デジタル加算器８の上位入力から
なるルートを見た場合、アナログ極性反転器２０
とインバータ２１により２度極性を反転している
のでデジタル加算器８の上位入力信号は従来と同
様の極性となり何等変化していない。
また、残差信号ルート、即ち、上位レジスタ４
→DA変換器５→アナログ加算器６→残差増幅器
U1→AD変換器３→下位レジスタ７→デジタル加
算器８の下位入力からなるルートを見た場合、上
位レジスタ４の信号の極性はアナログ極性反転器
２０の作用により反転したものである。従つて、
DA変換器５の出力も第４図と比較して反転した
極性である。アナログ加算器６の他方の入力信号
はアナログ極性反転器２０の出力であるから反転
した極性の信号である。従つて、残差信号S6の極
性も第４図と比較して反転している。ここで、残
差増幅器U1の極性は従来と異なりマイナスに極
性反転しているので、極性の反転している残差信
号S6を再度U1で極性反転するので、残差増幅器
U1の出力は、正常（第４図の回路と同じ極性）
の信号である。この正常の極性信号は、AD変換
器３と下位レジスタ７を経由してデジタル加算器
８の下位入力に導入されるので、残差信号の極性
についても第４図と同じである。
→DA変換器５→アナログ加算器６→残差増幅器
U1→AD変換器３→下位レジスタ７→デジタル加
算器８の下位入力からなるルートを見た場合、上
位レジスタ４の信号の極性はアナログ極性反転器
２０の作用により反転したものである。従つて、
DA変換器５の出力も第４図と比較して反転した
極性である。アナログ加算器６の他方の入力信号
はアナログ極性反転器２０の出力であるから反転
した極性の信号である。従つて、残差信号S6の極
性も第４図と比較して反転している。ここで、残
差増幅器U1の極性は従来と異なりマイナスに極
性反転しているので、極性の反転している残差信
号S6を再度U1で極性反転するので、残差増幅器
U1の出力は、正常（第４図の回路と同じ極性）
の信号である。この正常の極性信号は、AD変換
器３と下位レジスタ７を経由してデジタル加算器
８の下位入力に導入されるので、残差信号の極性
についても第４図と同じである。
即ち、アナログ入力信号SiがOv以外の信号の
場合は、従来と同様な極性となり正常にAD変換
の動作している。
場合は、従来と同様な極性となり正常にAD変換
の動作している。
なお、以上の例では、デジタル出力として11ビ
ツトのAD変換器を説明したが、変換ビツト数は
これに限定するわけではない。
ツトのAD変換器を説明したが、変換ビツト数は
これに限定するわけではない。
また、第１図は上位、下位の２ステツプの場合
について説明したが、上位、中位、下位と３回に
分けて行なう３ステツプ動作の場合にも本考案を
適用することができる。この構成例を第２図に示
す。第２図では、 〈〉 デジタル加算器８を上位ビツトと中位ビ
ツトと下位ビツトの３つの加算ができるような
構成にしたこと 〈〉 中位ビツト用として、中位レジスタ４ａ
とインバータ２１ａの直列回路をデジタル加算
器８の中位ビツト入力段に設けたこと 〈〉 中位レジスタ４ａの出力をアナログ信号
へ変換する中位DA変換器５ａを設けたこと 〈〉 アナログ加算器６を３つの信号の加減算
を行なうことができるようにしたこと 〈〉 プログラマブル・ゲイン・アンプ２にお
いて、下位の残差信号を増幅する残差増幅器
U2を設けたこと である。この第２図に示したAD変換器の動作
は、第１図とほぼ同様であるため、その説明は省
略する。
について説明したが、上位、中位、下位と３回に
分けて行なう３ステツプ動作の場合にも本考案を
適用することができる。この構成例を第２図に示
す。第２図では、 〈〉 デジタル加算器８を上位ビツトと中位ビ
ツトと下位ビツトの３つの加算ができるような
構成にしたこと 〈〉 中位ビツト用として、中位レジスタ４ａ
とインバータ２１ａの直列回路をデジタル加算
器８の中位ビツト入力段に設けたこと 〈〉 中位レジスタ４ａの出力をアナログ信号
へ変換する中位DA変換器５ａを設けたこと 〈〉 アナログ加算器６を３つの信号の加減算
を行なうことができるようにしたこと 〈〉 プログラマブル・ゲイン・アンプ２にお
いて、下位の残差信号を増幅する残差増幅器
U2を設けたこと である。この第２図に示したAD変換器の動作
は、第１図とほぼ同様であるため、その説明は省
略する。
ハ 「本考案の効果」
従来の手段はオフセツト与えるという操作を行
なつていたが、本考案はこれを極性反転を行なう
でけでエラー補正ができるようにした。極性反転
は、オフセツトを与える操作に比べて簡単に行な
うことができる。
なつていたが、本考案はこれを極性反転を行なう
でけでエラー補正ができるようにした。極性反転
は、オフセツトを与える操作に比べて簡単に行な
うことができる。
また実用上、Ｔ・Ｈ回路１に反転形を用いれば
アナログ極性反転器２０を不要とすることができ
る。
アナログ極性反転器２０を不要とすることができ
る。
第１図は本考案に係るAD変換器の一構成例を
示す図、第２図は本考案に係るAD変換器の別の
構成例を示す図、第３図は第１図のデジタル加算
器の入出力信号の状態を示す図、第４図は従来の
AD変換器の構成例を示す図、第５図〜第７図は
第４図のデジタル加算器の入出力信号の状態を示
す図、第８図と第９図は従来のエラー補正手段を
示す図である。 １……Ｔ・Ｈ回路、２……プログラマブル・ゲ
イン・アンプ、U1，U2……残差増幅器、３……
AD変換器、４……上位レジスタ、５……DA変
換器、６……アナログ加算器、７……下位レジス
タ、８……デジタル加算器、２０……アナログ極
性反転器、２１……インバータ。
示す図、第２図は本考案に係るAD変換器の別の
構成例を示す図、第３図は第１図のデジタル加算
器の入出力信号の状態を示す図、第４図は従来の
AD変換器の構成例を示す図、第５図〜第７図は
第４図のデジタル加算器の入出力信号の状態を示
す図、第８図と第９図は従来のエラー補正手段を
示す図である。 １……Ｔ・Ｈ回路、２……プログラマブル・ゲ
イン・アンプ、U1，U2……残差増幅器、３……
AD変換器、４……上位レジスタ、５……DA変
換器、６……アナログ加算器、７……下位レジス
タ、８……デジタル加算器、２０……アナログ極
性反転器、２１……インバータ。
Claims (1)
- 【実用新案登録請求の範囲】 アナログ入力信号Siの極性を反転させる極性反
転手段と、 この極性反転したアナログ入力信号SiとDA変
換器５の出力との差を取り出し、残差信号を出力
するアナログ加算器６と、 残差信号を増幅する残差増幅器を内蔵し、極性
反転したアナログ入力信号と、増幅された残差信
号とを切り替えて出力するアンプ手段２と、
このアンプ手段
の出力信号をデジタル信号へ変換するAD変換器
３と、 このAD変換器が出力する極性反転したアナロ
グ入力信号のデジタル変換値を格納する上位レジ
スタと、 AD変換器が出力する残差増幅器の出力信号の
デジタル変換値を格納する下位レジスタと、 前記上位レジスタの内容を反転させたデータを
出力するインバータと、 上位レジスタの内容をアナログ信号へ変換する
DA変換器５と、 前記インバータの出力データのLSBと、前記
下位レジスタの出力データのMSBをオーバーラ
ツプさせて加算し、アナログ入力信号Siのデジタ
ル変換信号を得るデジタル加算器と、 を備えたアナログ／デジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986149396U JPH0427222Y2 (ja) | 1986-09-29 | 1986-09-29 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986149396U JPH0427222Y2 (ja) | 1986-09-29 | 1986-09-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6355633U JPS6355633U (ja) | 1988-04-14 |
| JPH0427222Y2 true JPH0427222Y2 (ja) | 1992-06-30 |
Family
ID=31064563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986149396U Expired JPH0427222Y2 (ja) | 1986-09-29 | 1986-09-29 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0427222Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5465965B2 (ja) * | 2009-03-31 | 2014-04-09 | ルネサスエレクトロニクス株式会社 | データ処理装置及びデータ処理システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54100763A (en) * | 1978-01-25 | 1979-08-08 | Mitsubishi Electric Corp | Digital meter |
-
1986
- 1986-09-29 JP JP1986149396U patent/JPH0427222Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54100763A (en) * | 1978-01-25 | 1979-08-08 | Mitsubishi Electric Corp | Digital meter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6355633U (ja) | 1988-04-14 |
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