JP2006109415A - アナログ／デジタル変換器およびイメージセンサ - Google Patents

Abstract

【課題】 負帰還を用いた増幅回路を用いるＡ／Ｄコンバータにおいて、負帰還を用いる増幅回路に応じた歪補正を行うデジタル補正アナログ／デジタル変換器およびイメージセンサを提供する。
【解決手段】 本発明のアナログ／デジタル変換器は、パイプライン構成された複数のアナログ／デジタル変換ステージ１，８と、デジタル補正回路１５とを含み構成されるアナログ／デジタル変換器である。各アナログ／デジタル変換ステージ１，８は、各ステージに入力されたアナログ入力と、複数の外部アナログ入力とを切り替えるアナログ入力切替スイッチ６，１３と、比較器２，９からの信号と、デジタル補正回路１５からの信号とを切り替えるデジタル入力切替スイッチ７，１４とを備える。
【選択図】 図１

Description

本発明は、一般にアナログ／デジタル変換器に関し、より特定的には、直線性を向上させたデジタル補正アナログ／デジタル変換器に関する。この発明は、またそのようなデジタル補正アナログ／デジタル変換器を備えたイメージセンサに関する。

パイプライン型Ａ／Ｄ変換器は、小ビットのＡ／Ｄ変換ステージを複数段縦続接続させ、これらの各ステージをパイプライン動作することで、所定ビット数のデジタル信号を得る。このような各ステージの構成要素の一つである増幅回路は、その利得が小さいと、各ステージからのアナログ出力に増幅回路の非直線性に起因する誤差が生じ、Ａ／Ｄ変換精度が低下するという問題がある。このため、従来のＡ／Ｄ変換器においては、必要なＡ／Ｄ変換精度を得るために増幅回路の利得を大きくし、増幅回路の非直線性に起因する誤差を小さくしている。しかし、増幅回路の利得を大きくすると、消費電力が増加するという問題がある。

この問題を解決するために、増幅回路の利得を小さくし、増幅回路の非直線性に起因する誤差が生じた場合に、その誤差をデジタル処理して補正する方法が考えられている（例えば、非特許文献１参照）

図７は、非特許文献１に開示されたパイプライン型Ａ／Ｄ変換器の構成図である。この図の例では、Ａ／Ｄ変換器は、３ビットのデジタル値を出力し、かつ補正を行うＡ／Ｄ変換ステージ１（２０）と、１１ビットのデジタル値を出力し、かつ補正を行わない従来のＡ／Ｄ変換ステージ２（２１）と、Ａ／Ｄ変換ステージから出力されたデジタル値を用いてデジタル補正を行うデジタル回路２２とから構成されている。

このＡ／Ｄ変換ステージでは、オープンループを用いた増幅回路２３を用いている。非特許文献１では、このオープンループを用いた増幅回路２３に起因する非直線性の補正方法を提案している。

非特許文献１では、増幅回路２３に起因する非直線性のうち、支配的であるのは３次歪であるとしている。この文献では、オープンループを用いた増幅回路に起因する３次歪の補正方法を提案している。図８は、Ａ／Ｄ変換ステージ１（２０）からのアナログ入出力を示す図である。図８において、Ｖ_{IN 1}はアナログ入力を、Ｖ_RES1はアナログ出力を、ｐ₁は線形誤差を、ｅ（ｐ₂、Ｖ_RES1）は非線形誤差をそれぞれ表わす。この文献に記載の補正方法は、まず擬似乱数（ＲＮＧ）を用いてＡ／Ｄ変換ステージ１（２０）からの出力を変化させた２つの状態（図８のＲＮＧ＝１、ＲＮＧ＝０）を作る。この２つの状態におけるＡ／Ｄ変換ステージ１（２０）からのアナログ出力を量子化し、この値の差（図８のｈ₁、ｈ₂に相当するデジタル値）を累算する。その累算した値をもとに、補正テーブルから求めた歪に相当する値を、得られたデジタル値から減算することにより増幅回路に起因する非線形誤差の補正を行う。

Boris Murmann、Bernhard E. Boser、"A 12b 75MS／ｓ Pipelined ADC using Open−Loop Residue Amplification"、 ISSCC 2003

しかし、非特許文献１に記載のＡ／Ｄ変換ステージ１（２０）では、オープンループを用いた増幅回路を用いている。一方、一般的なパイプライン型Ａ／Ｄ変換器においてはＡ／Ｄ変換ステージとして負帰還を用いた増幅回路を用いる。このため、一般的なパイプライン型Ａ／Ｄ変換器においては、負帰還を用いた増幅回路に応じた歪補正を行う必要がある。また、負帰還を用いた増幅回路においても、オープンループを用いた増幅回路と同様に３次歪が支配的である。

また、非特許文献１に記載のＡ／Ｄ変換器では、擬似乱数（ＲＮＧ）を用いて区切られた区間の非直線性の補正を行っているため、各区間においてコードの出現確率が偏ってしまうと補正が行えないことから、入力できるアナログ値に制約があるとういう問題がある。

すなわち、本発明は、上記問題に鑑みなされたものであり、アナログ／デジタル変換器における増幅回路の非直線性に起因する誤差をデジタル処理により補正を行うことができるように改良されたアナログ／デジタル変換器を提供することを目的とする。

この発明の他の目的は、負帰還を用いた増幅回路を用いるＡ／Ｄ変換器において、負帰還を用いる増幅回路に応じた歪補正を行うデジタル補正アナログ／デジタル変換器を提供することにある。

この発明の他の目的は、デジタル補正を行う場合に、アナログ入力に制約のないデジタル補正アナログ／デジタル変換器を提供することにある。

上記目的を達成するために、本発明のアナログ／デジタル変換器は、パイプライン構成された複数のアナログ／デジタル変換ステージと、デジタル補正回路とを含むアナログ／デジタル変換器であって、上記各アナログ／デジタル変換ステージは、各ステージに入力されたアナログ入力と、複数の外部アナログ入力とを切り替えるアナログ入力切替スイッチと、比較器からの信号と、上記デジタル補正回路からの信号とを切り替えるデジタル入力切替スイッチとを備える。

この構成によれば、各ステージにおいて、アナログ入力切替スイッチと、デジタル入力切替スイッチとを用いて、アナログ入力以外の外部アナログ入力と、デジタル補正回路からの信号とを入力することができる。この入力により、各ステージで、所望のアナログ出力を得る。これらの値を用いて得られる各ステージのアナログ入出力特性に基づいて補正係数が計算できる。本発明のアナログ／デジタル変換器を用いると、増幅回路の利得を小さくして、アナログ出力に非直線誤差の影響が現れても、容易に補正することができる。この結果、負帰還を用いた増幅回路を用いるアナログ／デジタル変換器において、負帰還を用いる増幅回路に応じた歪補正を行うアナログ／デジタル変換器を提供することができる。

上記アナログ／デジタル変換器においては、上記デジタル信号が００、０１、１０（あるいは１１、以下同様）の１．５ビットであると好ましい。

上記アナログ／デジタル変換器は、補正係数の算出を要するアナログ／デジタル変換ステージにおける
（Ａ）外部アナログ入力電圧がＶ_ref／４で、デジタル補正回路からの信号が０１であるときの出力を以降のステージでＡ／Ｄ変換した値Ｄ_Aと、
（Ｂ）外部アナログ入力電圧がＶ_ref／４で、デジタル補正回路からの信号が１０であるときの出力を以降のステージでＡ／Ｄ変換した値Ｄ_Bと、
（Ｃ）外部アナログ入力電圧が−Ｖ_ref／４で、デジタル補正回路からの信号が００であるときの出力を以降のステージでＡ／Ｄ変換した値Ｄ_Cと、
（Ｄ）外部アナログ入力電圧が−Ｖ_ref／４で、デジタル補正回路からの信号が０１であるときの出力を以降のステージでＡ／Ｄ変換した値Ｄ_Dと、
（Ｅ）外部アナログ入力電圧がＶｒｅｆで、デジタル補正回路からの信号が１０であるときの出力を以降のステージでＡ／Ｄ変換した値Ｄ_Eと、
（Ｆ）外部アナログ入力電圧が０で、デジタル補正回路からの信号が００であるときの出力を以降のステージでＡ／Ｄ変換した値Ｄ_Fと、
（Ｇ）外部アナログ入力電圧が０で、デジタル補正回路からの信号が１０であるときの出力を以降のステージでＡ／Ｄ変換した値Ｄ_Gと、
（Ｈ）外部アナログ入力電圧が−Ｖ_refで、デジタル補正回路からの信号が００であるときの出力を以降のステージでＡ／Ｄ変換した値Ｄ_Hと、
のいずれかを組み合わせて算出された補正係数を用いて、上記デジタル補正を行うこととしてもよい。

各ステージで、外部アナログ入力と、デジタル補正回路からの信号とを用いれば、上記（Ａ）〜（Ｈ）いずれかのアナログ出力を得ることができる。補正係数は、これらのアナログ出力の何個かを組み合わせて、算出される。

上記外部アナログ入力電圧のうち、±Ｖ_ref／４は正確な値でなくてもよい。

上記アナログ／デジタル変換器であって、上記外部アナログ入力電圧０は容量の両端に同じ電圧を印加することにより作られる。

上記補正係数は、ステージごとに算出されることとする。

いずれかのステージにおける補正係数は、当該ステージからのアナログ出力を以降のステージでＡ／Ｄ変換した値と、以降のステージにおける補正係数とを用いて、算出されることとする。

いずれかのステージにおけるアナログ出力を以降のステージでＡ／Ｄ変換した値は、以降のステージにおける補正係数を用いて、補正されていることとする。

上記補正係数は、（Ｄ_F−Ｄ_G）／２−｛（Ｄ_A−Ｄ_B｝＋(Ｄ_C−Ｄ_D）｝／２であることとしてもよい。

上記補正係数は、（Ｄ_F−Ｄ_G）／２−（Ｄ_A−Ｄ_B）であることとしてもよい。

上記補正係数は、（Ｄ_F−Ｄ_G）／２−（Ｄ_C−Ｄ_D）であることとしてもよい。

上記補正係数は、｛（Ｄ_E−Ｄ_H）＋（Ｄ_F−Ｄ_G）｝／４−｛（Ｄ_A−Ｄ_B）＋（Ｄ_C−Ｄ_D）｝／２であることとしてもよい。

上記デジタル補正回路は、各ステージに設けられている増幅回路に起因する奇数次の非直線性を補正するものであってもよい。
上記アナログ／デジタル変換ステージの非直線性誤差を補正するための値を、上記補正係数から直線近似を用いて算出してもよい。

本発明のアナログ／デジタル変換器は、負帰還を用いた増幅回路を用いるアナログ／デジタル変換器において、増幅回路に起因する非直線性の補正を行うことができる。

このようなアナログ／デジタル変換器は、補正するステージに対して補正係数が１つである。この結果、デジタル処理量が削減できるので、デジタル部の面積、消費電力の小さいアナログ／デジタル変換器を提供できる。

以下に、本発明を実施するための最良の形態を、図面を参照しながら説明する。なお、本発明は、これらによって限定されるものではない。

以下の説明において、増幅回路の非直線性の中で支配的であると考える３次歪を補正するための補正係数の求め方を説明する。しかし、他の次数の歪の補正においても、同様の方法を用いて、補正係数を求めることができる。また、パイプライン型アナログ／デジタル変換器における他の誤差は補正されているものとする。

[アナログ／デジタル変換器]

図１は、本実施の形態のアナログ／デジタル変換器を示す構成図である。この図に示すアナログ／デジタル変換器は、パイプライン構成された複数のアナログ／デジタル変換ステージ１、８と、デジタル補正回路１５とを含み構成される。アナログ／デジタル変換ステージ１、８は、それぞれ、アナログ入力値をデジタル値に変換する比較器２、９、デジタル信号をアナログ値に変換するデジタル／アナログ変換回路３、１０、アナログ入力値と変換されたアナログ値との差分を取る入力差分回路４、１１と、得られた差分を増幅する増幅回路５、１２とを備える。また、アナログ／デジタル変換ステージ１、８は、補正係数を算出するために、各ステージに入力されたアナログ入力と、複数の外部アナログ入力とを切り替えるアナログ入力切替スイッチ６、１３と、比較器２，９からの信号と、上記デジタル補正回路１５からの信号とを切り替えるデジタル入力切替スイッチ７、１４とを備える。

図１の構成で外部アナログ入力としてＶ_ref、−Ｖ_ref、０、Ｖ_ref／４、−Ｖ_ref／４が接続されているが、補正係数を算出するために最低限の外部アナログ入力でもよい。

[非線形誤差]

図２は、アナログ入力に対するデジタル出力を模式的に表わす図である。理想としては、図２に示すように、原点を通る直線となる。しかし、負帰還型の増幅回路においても、その利得が小さいと、各ステージからのアナログ出力に増幅回路の非直線性に起因する誤差が生じる。このような誤差のうち支配的であるのは、３次歪であると考えられる。３次歪に起因する誤差により、図２の点線で示すような非直線性誤差の影響を受けた変換特性となる。ステージＮにおいて、３次歪を考慮したアナログ電圧の入出力の関係は次式で表される。

ここで、Ｇ_NはステージＮのゲイン、ａ_Nは３次歪係数、Ｖ_dacは比較器で変換されたデジタル値に対応するアナログ値、ｇ_Nはデジタル／アナログ変換回路のゲインを示す。

後述ように図２のＤ_MAXで示される最大歪量を測定することで、３次曲線が推定でき、推定された３次曲線から任意の歪量が推定できる。本発明では、この最大歪量を補正係数とする。

本発明で用いるアナログ／デジタル変換器は、従来のパイプライン型アナログ／デジタル変換器と同様に、各ステージは１．５ビットのデジタル値Ｄ_Nを出力する。すなわち、アナログ入力が−Ｖ_ref〜−Ｖ_ref／４の時には、Ｄ_N＝００、−Ｖ_ref／４〜Ｖ_ref／４の時には、Ｄ_N＝０１、Ｖ_ref／４〜Ｖ_refの時には、Ｄ_N＝１０（または１１、以下同様）を出力する。これらのデジタル値は、比較器の出力により、変更されることもある。また、上記式（１）において、Ｄ_N＝００の時には、Ｖ_dac＝Ｖ_ref、Ｄ_N＝０１の時には、Ｖ_dac＝０、Ｄ_N＝１０の時には、Ｖ_dac＝−Ｖ_refの関係があるものとする。

[補正係数の算出]

補正係数の算出は、以下のように行う。この例では、ステージ２の補正係数を求める。図１の例では、ステージ３以降は歪がないと仮定し、ステージ２以降の線形誤差はない、あるいは補正されているものと仮定する。

補正係数の算出は、アナログ入力切替スイッチ６，１３と、デジタル入力切替スイッチ７，１４とを用いる。これらのスイッチを用いて、アナログ入力とデジタル入力とを強制的に設定することで、実際の変換線上にはないアナログ値を出力することができる。

図３は、アナログ入力切替スイッチ６，１３と、デジタル入力切替スイッチ７，１４とを用いて設定したアナログ入出力の関係を示す概略図である。図中、Ａは、外部アナログ入力電圧がＶ_ref／４で、デジタル補正回路からの信号が０１であるときのステージ２の出力値であり、この値を以降のステージでＡ／Ｄ変換した値がＤ_Aであり、Ｂは、外部アナログ入力電圧がＶ_ref／４で、デジタル補正回路からの信号が１０であるときのステージ２の出力値であり、この値を以降のステージでＡ／Ｄ変換した値がＤ_Bであり、Ｃは、外部アナログ入力電圧が−Ｖ_ref／４で、デジタル補正回路からの信号が００であるときのステージ２の出力値であり、この値を以降のステージでＡ／Ｄ変換した値がＤ_Cであり、Ｄは、外部アナログ入力電圧が−Ｖ_ref／４で、デジタル補正回路からの信号が０１であるときのステージ２の出力値であり、この値を以降のステージでＡ／Ｄ変換した値がＤ_Dであり、Ｅは、外部アナログ入力電圧がＶ_refで、デジタル補正回路からの信号が１０であるときのステージ２の出力値であり、この値を以降のステージでＡ／Ｄ変換した値がＤ_Eであり、Ｆは、外部アナログ入力電圧が０で、デジタル補正回路からの信号が００であるときのステージ２の出力値であり、この値を以降のステージでＡ／Ｄ変換した値がＤ_Fであり、Ｇは、外部アナログ入力電圧が０で、デジタル補正回路からの信号が１０であるときのステージ２の出力値であり、この値を以降のステージでＡ／Ｄ変換した値がＤ_Gであり、Ｈは、外部アナログ入力電圧が−Ｖ_refで、デジタル補正回路からの信号が００であるときのステージ２の出力値であり、この値を以降のステージでＡ／Ｄ変換した値がＤ_Hであり、それぞれ示す。この図において、Ｆ、Ｇは、実際の変換線上にはないアナログ値である。

図３において、（１）Ｅ、Ｆ、Ｇ、Ｈと、（２）Ａ、Ｂ、Ｃ、Ｄとをステージ３以降で量子化したデジタル値を用いて算出する。ここで、（１）は、変換範囲の上下限の、図２のＤ_MAXで示される最大歪量を含む出力値であり、（２）は、変換範囲の中央付近のほとんど歪んでいないと考えられる出力値である。次に、本発明の補正係数の算出方法の原理を簡易化して説明する。図３において、Ａ、Ｂ、Ｅ、Ｈのアナログ出力値は、Ｄ_A＝Ｖ_ref／２、Ｄ_B＝−Ｖ_ref／２、Ｄ_E＝Ｖ_ref−Ｄ_MAX、Ｄ_H＝−（Ｖ_ref−Ｄ_MAX）となる。これらの値からＤ_MAXは、次式で求められる。

ただし、実際はオフセットなどが存在することから、以下のような手順で計算する。オフセットを考慮すると、上記式(１)は、下式のようになる。

ここで、εは、オフセットを示す。

また、図４は、オフセットを考慮したアナログ入出力の関係を示す概略図である。図４（ａ）は、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈと、出力オフセットとの関係を示し、図４（ｂ）は、入力オフセットによるＡ、Ｂ、Ｆ、Ｇのずれを表わす図である。

（補正係数の算出例１）

（１）Ｆ、Ｇ

Ｆ、Ｇは、下式のように表される。

ここで、Ｖ_in＝０の入力は、実際の回路では、コモン電圧Ｖ_comを入力することで行う。しかし、Ｖ_comを正確に０にすることができない。このため、図４（ｂ）に示すように０からＶ_offだけずれたＶ_comが入力されたとき、ＦがＦ’となり、変換範囲外に位置する。Ｆ’の値は正確にＡ／Ｄ変換できないので、補正係数を求めることはできない。このため、Ｖ_inとして０を入力することが重要となる。そこで、本発明では、容量の両端に同じ電圧をかけることで、歪の補正係数を算出する際の電圧に０が入力されたのと等価にすることで、Ｖｉｎとして０を入力することとする。

（２）Ａ、Ｂ、Ｃ、Ｄ

Ａ、Ｂ、Ｃ、Ｄは、下式のように表される。なお、Ａ、Ｄは、（１）式においてＶ_dac＝０となるので、ｇ_NＶ_dacの項は、０になる。しかし、実際の回路では、コモン電圧Ｖ_comが入力されるので、下記式（５）−（８）のような式になる。

なお、Ａ、Ｂ、Ｃ、Ｄは、オフセットの存在により、+Ｖ_ref／４から、+Ｖ_ref／４+Ｖ_offになった場合に、ＡとＢ、ＣとＤの値はそれぞれ変わるが、図４（ｂ）からわかるように、ＡとＢの差、ＣとＤの差は変わらない。従って、外部アナログ入力電圧のうち、±Ｖ_ref／４は正確な値でなくてもよい。

これらの数式から歪の項だけを取り出すためには、例えば、（式（３）−式（４））／２−（式（５）−式（６）＋式（７）−式（８））／２を計算すればよい。

ここで、ｇ₂とＶ_comとは、下式の関係にあるので、ａ₂（Ｖ_ref／４＋ｇ₂Ｖ_com）³、ａ₂（−Ｖ_ref／４＋ｇ₂Ｖ_ref）³は下式のように概算している。

また、計算量は増えるが、[数７]を用いてａ₂（Ｖ_ref／４＋ｇ₂Ｖ_com）³、ａ₂（−Ｖ_ref／４＋ｇ₂Ｖ_ref）³を

としてより正確に歪の項のみを取り出すこともできる。このとき式（９）の右項は３／３２ａ₂Ｖ_ref ³となる。

上記したように歪量はアナログ入力の上下限で最も大きくなる。したがって、最も歪量の大きい出力は、下式（１０）のように表される。

ここで、ｇ₂が[数７]の関係にあるので、ａ₂(Ｖ_ref−ｇ₂Ｖ_ref)³は下式のように概算できる。

このため、式（９）の値をステージ３以降で、量子化したものに対応するデジタル値をステージ２の歪の補正係数とすることができる。このようにして、（Ｄ_F−Ｄ_G）／２−｛（Ｄ_A−Ｄ_B）＋(Ｄ_C−Ｄ_D)｝／２を計算して歪の補正係数を計算できる。

（補正係数の算出例２）

上記の算出例１では、オフセットが相殺される例を示した。以下に示す例では、オフセットは相殺されない。しかし、ε_m、ε_c、ε_pが、以下の関係にあれば、ε_m−ε_c、ε_c−ε_p、ε_m−ε_pは、以下の式が成立するので、実質的には、オフセットを相殺できる。

例えば、（式（３）−式（４））／２−（式（５）−式（６））を計算する。

このように、(Ｄ_F−Ｄ_G)／２−(Ｄ_A−Ｄ_B)を計算することで、補正係数が得られる。同様に、（Ｄ_F−Ｄ_G）／２−(Ｄ_C−Ｄ_D)を計算することによっても、補正係数が得られる。

（補正係数の算出例３）

上記に加えて、Ｅ、Ｈを用いても、補正係数を得ることができる。Ｅ、Ｈは下式のように表される。

次に、｛（Ｄ_E−Ｄ_H）＋(Ｄ_F−Ｄ_G)｝／４−｛（Ｄ_A−Ｄ_B）＋(Ｄ_C−Ｄ_D）｝／２を計算する。

ただし、Ｅ、Ｈを用いる場合は、オフセットの影響により、Ｅ、Ｈの値を正確に測定できない場合がある。

このように、補正係数は、ステージごとに算出することができる。

次に、ステージ１の補正係数の算出を説明する。ステージ１の補正係数を計算するときには、ステージ２以降で、ステージ１の出力を量子化する。ここで、ステージ３以降は歪がなく、ステージ２は、上記した補正係数を用いて、歪が補正されているものとする。この結果、ステージ２においても、歪は補正されているため歪が存在しないとみなすことができる。そのため、ステージ１の補正係数は、上記したステージ２の補正係数を求めたのと同じ方法を用いて、算出することができる。

このように、本発明に係るいずれかのステージにおける補正係数は、当該ステージからのアナログ出力を以降のステージでＡ／Ｄ変換した値と、以降のステージにおける補正係数とを用いて、算出することができる。また、上記したように、ステージ１のアナログ出力を以降のステージでＡ／Ｄ変換した値は、ステージ２における補正係数を用いて補正される。すなわち、いずれかのステージにおけるアナログ出力を以降のステージでＡ／Ｄ変換した値は、以降のステージにおける補正係数を用いて、補正されている。

[補正方法]

信号変換時に上記で算出した補正係数の適用方法について述べる。式（１）においてａ_Nは負の値であることから、補正係数から歪量を算出し、各ステージからの出力のみを使用した素のデジタル値に加算することにより、歪の影響を抑えたデジタル値を得ることができる。すなわち図５に示すように各ステージからのデジタル出力をエラーコレクションしてえられたアナログ入力Ｖｉｎに対応する素のデジタル値に、各ステージからのデジタル出力により推定された歪量を加算することにより、入力に対する補正されたデジタル値を得ることができる。

図６は歪補正の適用方法を示した概略図である。図６（a）は各ステージの変換特性と非直線性の関係を示した概略図であり、点線で示される変換特性は非直線性の影響を考慮したものである。図６（ｂ）は、図６（a）のＶ_ref／２〜Ｖ_refの区間における入力と非直線性の関係を示した概略図である。ｅ（Ｖ_in）はアナログ入力Ｖ_inに対する歪量を表す。

上記したように増幅回路の非直線性が３次曲線で近似できため、歪量の値は３次曲線を推定することによって行うことができる。具体的には、上記式（１０）を用いると、３次曲線を推定することができる。この３次曲線と各ステージの比較器の値を用いることで、歪量が推定できる。しかし、３次曲線から直接歪量を求めると計算量が多くなるため、図６（c）のように３次曲線を直線に近似することにより計算量を減少させることができる。この図の例では、１／２Ｖ_ref〜９／１６Ｖ_ref、９／１６Ｖ_ref〜１３／１６Ｖ_ref、１３／１６Ｖ_ref〜Ｖ_refの区間における３本の直線で３次曲線を近似している。図６（c）の棒（斜線）の高さが直線近似により推定された歪量を示す。

このとき得られた補正係数をＶ_disとすると、推定される歪量は下記式のように表される。

最終的に、図６(ｄ)のように推定された歪量（斜線付棒）を素のデジタル値（斜線無棒）に加算することによって非直線性の影響が抑えられたデジタル値を得ることができる。
上記では、３本の直線で３次曲線を近似しているが、更に多くの直線で近似することにより、歪量の推定精度を高めることができる。

また、上記ではＶ_inが正の場合について述べたが、負の場合についても同様の方法で歪量を推定し、補正することが可能である。

このように、本発明では、増幅回路の３次歪を補正する補正係数を、３次曲線を推定することによって求めた。３次曲線と同様の曲線となる奇数次の歪についても、同様の方法で補正できると考えられる。すなわち、本発明は、増幅回路に起因する奇数次の歪を補正することができる。

また、増幅回路に起因する歪に対してデジタル処理により補正を行うアナログ／デジタル変換器を用いたイメージセンサを用いることにより、より正確で精度の高いデジタルデータを得ることができる。

今回開示された実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本実施の形態のアナログ／デジタル変換器を示す構成図である。 アナログ入力に対するデジタル出力を模式的に表わす図である。 アナログ入力切替スイッチと、デジタル入力切替スイッチとを用いて設定したアナログ入出力の関係を示す概略図である。 オフセットを考慮したアナログ入出力の関係を示す概略図である。（ａ）は、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈと、オフセットとの関係を示し、（ｂ）は、Ｖ_comが０の場合のオフセットによるＡ、Ｂ、Ｆ、Ｇのずれを表わす図である。 補正を行う流れを示した概略図である。 歪補正の適用方法を示した概略図である。（a）は、各ステージの変換特性と非直線性の関係を示し、（b）はアナログ入力と歪量の関係を示し、（c）は、上記近似直線を用いて歪量を推定方法を示し、（d）はアナログ入力に対する補正前のデジタル値に推定された歪量を加算している図である。 非特許文献１に開示されたパイプライン型Ａ／Ｄ変換器の構成図である。 Ａ／Ｄ変換ステージからのアナログ入出力を示す図である。

符号の説明

１、８ アナログ／デジタル変換ステージ
２、９ 比較器
３、１０ デジタル／アナログ変換回路
４、１１ 入力差分回路
５、１２ 増幅回路
６、１３ アナログ入力切替スイッチ
７、１４ デジタル入力切替スイッチ
１５ デジタル補正回路
２０ Ａ／Ｄ変換ステージ１
２１ Ａ／Ｄ変換ステージ２
２２ デジタル回路
２３ 増幅回路
４０ デジタル補正回路

Claims (15)

1. パイプライン構成された複数のアナログ／デジタル変換ステージと、
   デジタル補正回路とを含むアナログ／デジタル変換器であって、
   前記各アナログ／デジタル変換ステージは、
   各ステージに入力されたアナログ入力と、外部アナログ入力とを切り替えるアナログ入力切替スイッチと、
   比較器からのデジタル信号と、前記デジタル補正回路からのデジタル信号とを切り替えるデジタル入力切替スイッチとを備え、
   前記デジタル補正回路により前記アナログ／デジタル変換ステージの非直線性誤差を補正するよう構成されていることを特徴とするアナログ／デジタル変換器。
2. 請求項１に記載のアナログ／デジタル変換器であって、
   前記デジタル信号は００、０１、１０（あるいは１１、以下同様）の１．５ビットであることを特徴とするアナログ／デジタル変換器。
3. 請求項１に記載のアナログ／デジタル変換器であって、
   補正係数の算出を要するアナログ／デジタル変換ステージにおける
   外部アナログ入力電圧がＶ_ref／４で、デジタル補正回路からの信号が０１であるときの出力を以降のステージでＡ／Ｄ変換した値Ｄ_Aと、
   外部アナログ入力電圧がＶ_ref／４で、デジタル補正回路からの信号が１０であるときの出力を以降のステージでＡ／Ｄ変換した値Ｄ_Bと、
   外部アナログ入力電圧が−Ｖ_ref／４で、デジタル補正回路からの信号が００であるときの出力を以降のステージでＡ／Ｄ変換した値Ｄ_Cと、
   外部アナログ入力電圧が−Ｖ_ref／４で、デジタル補正回路からの信号が０１であるときの出力を以降のステージでＡ／Ｄ変換した値Ｄ_Dと、
   外部アナログ入力電圧がＶｒｅｆで、デジタル補正回路からの信号が１０であるときの出力を以降のステージでＡ／Ｄ変換した値Ｄ_Eと、
   外部アナログ入力電圧が０で、デジタル補正回路からの信号が００であるときの出力を以降のステージでＡ／Ｄ変換した値Ｄ_Fと、
   外部アナログ入力電圧が０で、デジタル補正回路からの信号が１０であるときの出力を以降のステージでＡ／Ｄ変換した値Ｄ_Gと、
   外部アナログ入力電圧が−Ｖ_refで、デジタル補正回路からの信号が００であるときの出力を以降のステージでＡ／Ｄ変換した値Ｄ_Hと、
   のいずれかを組み合わせて算出された補正係数を用いて、前記デジタル補正を行うことを特徴とするアナログ／デジタル変換器。
4. 請求項３に記載のアナログ／デジタル変換器であって、
   前記外部アナログ入力電圧のうち、±Ｖ_ref／４は正確な値でなくてもよいことを特徴とするアナログ／デジタル変換器。
5. 請求項３に記載のデジタル補正アナログ／デジタル変換器であって、
   前記外部アナログ入力電圧０は容量の両端に同じ電圧を印加することにより作られることを特徴とするデジタル補正アナログ／デジタル変換器。
6. 請求項３に記載のアナログ／デジタル変換器であって、
   前記補正係数は、ステージごとに算出されることを特徴とするアナログ／デジタル変換器。
7. 請求項４に記載のアナログ／デジタル変換器であって、
   いずれかのステージにおける補正係数は、
   当該ステージからのアナログ出力を以降のステージでＡ／Ｄ変換した値と、
   以降のステージにおける補正係数とを用いて、算出されることを特徴とするアナログ／デジタル変換器。
8. 請求項３に記載のアナログ／デジタル変換器であって、
   いずれかのステージにおけるアナログ出力を以降のステージでＡ／Ｄ変換した値は、
   以降のステージにおける補正係数を用いて、補正されていることを特徴とするアナログ／デジタル変換器。
9. 請求項３に記載のアナログ／デジタル変換器であって、
   前記補正係数は、（Ｄ_F−Ｄ_G）／２−｛（Ｄ_A−Ｄ_B）＋（Ｄ_C−Ｄ_D）｝／２であることを特徴とするアナログ／デジタル変換器。
10. 請求項３に記載のアナログ／デジタル変換器であって、
    前記補正係数は、（Ｄ_F−Ｄ_G）／２−（Ｄ_A−Ｄ_B）であることを特徴とするアナログ／デジタル変換器。
11. 請求項３に記載のアナログ／デジタル変換器であって、
    前記補正係数は、（Ｄ_F−Ｄ_G）／２−（Ｄ_C−Ｄ_D）であることを特徴とするアナログ／デジタル変換器。
12. 請求項３に記載のアナログ／デジタル変換器であって、
    前記補正係数は、
    ｛（Ｄ_E−Ｄ_H）＋（Ｄ_F−Ｄ_G）｝／４−｛（Ｄ_A−Ｄ_B）＋（Ｄ_C−Ｄ_D）｝／２であることを特徴とするアナログ／デジタル変換器。
13. 請求項１に記載のアナログ／デジタル変換器であって、
    前記非直線性誤差は、
    各ステージに設けられている増幅回路に起因する奇数次の非直線性であることを特徴とするアナログ／デジタル変換器。
14. 前記アナログ／デジタル変換ステージの非直線性誤差を補正するための値を、前記補正係数から直線近似を用いて算出することを特徴とする請求項１に記載のアナログ／デジタル変換器。
15. 請求項１に記載のアナログ／デジタル変換器を備えていることを特徴とするイメージセンサ。
    
    

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