JP2002500460A - 暗黙利得配分によるアナログ−デジタル変換器のデジタル校正 - Google Patents
暗黙利得配分によるアナログ−デジタル変換器のデジタル校正Info
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Abstract
(57)【要約】
暗黙利得比例配分を利用したアナログ−デジタル変換器のデジタル校正の方法である。その方法によれば、校正は増幅特性曲線の一端または他端からよりはむしろ中央から始まる。中央から始めることにより、正の方向での校正と負の方向での校正を行うことになり段階間利得誤差も追加の利得比例配分なしに補正される。それに加え、累積された計測は好ましい方法を用いることにより最終補正係数に関する２の因数によって減じられる。従って丸めの誤差も少なくなる。
Description
【０００１】 （技術分野） 本発明は高分解能アナログ−デジタル変換器に関する。
【０００２】 （背景技術） 高分解能アナログ−デジタル変換器（ＡＤＣ）には、多くの場合、回路に固有
の構成要素の不整合を解消するためのある種の校正が要求される。デジタル校正
技術については、Bang-Sung Song教授による論文が発表されており、パイプライ
ン制御アナログ−デジタル変換器に応用可能である。（「デジタル領域多段ＡＤ
Ｃ校正の段階間利得比例配分技術」リー（Lee）他、回路とシステムに関するＩ ＥＥＥ報告書II、アナログ−デジタル信号処理、１９９４年１月号４１巻１号）
。これは、段階間利得（利得比例配分）のみならず、要素の不整合も補正するも
のである。Bang-Sung Songの論文によれば、「利得誤差比例配分法を提案するも
のであって、これは後段階の信号変換領域が前段階のものに一致するよう、後段
階のフルスケール誤差を全領域にわたって均一に配分し、これにより多段デジタ
ル校正を簡易化し、これを一般の多段／パイプライン構成へと拡張する」ことが
記載されている。Bang−Sung Songは、最初にキャパシタ非線形校正を実行し、 次いでその校正ステージが最初のステージでなければ、利得比例配分を実行する
。この場合、利得比例配分を２度実行する。しかしながら、先のステージが、新
しく校正された次のステージによって校正されると、段階間利得誤差を補正する
ように校正アルゴリズムは先のステージの利得を調整する。もし丸めの誤差がな
ければ、暗黙利得配分が性能を低下させることはない。丸めの誤差によって、暗
黙利得配分が性能を低下させると考えられている。
の構成要素の不整合を解消するためのある種の校正が要求される。デジタル校正
技術については、Bang-Sung Song教授による論文が発表されており、パイプライ
ン制御アナログ−デジタル変換器に応用可能である。（「デジタル領域多段ＡＤ
Ｃ校正の段階間利得比例配分技術」リー（Lee）他、回路とシステムに関するＩ ＥＥＥ報告書II、アナログ−デジタル信号処理、１９９４年１月号４１巻１号）
。これは、段階間利得（利得比例配分）のみならず、要素の不整合も補正するも
のである。Bang-Sung Songの論文によれば、「利得誤差比例配分法を提案するも
のであって、これは後段階の信号変換領域が前段階のものに一致するよう、後段
階のフルスケール誤差を全領域にわたって均一に配分し、これにより多段デジタ
ル校正を簡易化し、これを一般の多段／パイプライン構成へと拡張する」ことが
記載されている。Bang−Sung Songは、最初にキャパシタ非線形校正を実行し、 次いでその校正ステージが最初のステージでなければ、利得比例配分を実行する
。この場合、利得比例配分を２度実行する。しかしながら、先のステージが、新
しく校正された次のステージによって校正されると、段階間利得誤差を補正する
ように校正アルゴリズムは先のステージの利得を調整する。もし丸めの誤差がな
ければ、暗黙利得配分が性能を低下させることはない。丸めの誤差によって、暗
黙利得配分が性能を低下させると考えられている。
【０００３】 本発明は、この「利得比例配分」が校正の一部として必須ではなく、むしろ装
置の不整合補正用に組み込むことができることを認識するものである。概して、
比較において、利得比例配分は校正されたアナログ−デジタル変換器の性能を低
下させ、校正の時間を長くすると考えられている。
置の不整合補正用に組み込むことができることを認識するものである。概して、
比較において、利得比例配分は校正されたアナログ−デジタル変換器の性能を低
下させ、校正の時間を長くすると考えられている。
【０００４】 （発明の簡単な要約） アナログ−デジタル変換器のデジタルを校正する方法は、暗黙利得比例配分を
備えている。この方法によれば、校正は、増幅特性曲線の一端または他端からで
はなく中央から始まる。中央から始めることにより、正の方向での校正と負の方
向での校正を行うことになり、段階間利得誤差も追加の利得比例配分サイクルな
しに補正される。更に、好適な方法を用いることにより、累積計測回数が最終補
正係数に関して２の因数によって減じられる。従って、丸めの誤差も小さくなる
。
備えている。この方法によれば、校正は、増幅特性曲線の一端または他端からで
はなく中央から始まる。中央から始めることにより、正の方向での校正と負の方
向での校正を行うことになり、段階間利得誤差も追加の利得比例配分サイクルな
しに補正される。更に、好適な方法を用いることにより、累積計測回数が最終補
正係数に関して２の因数によって減じられる。従って、丸めの誤差も小さくなる
。
【０００５】 本発明は、従来技術を次の方法によって改善する。 １．従来技術によって要求される暗黙利得比例配分は、適切な出発点が選定され
、且つ、ある校正において、デジタル−アナログ変換器変換曲線の中の対称性が
利用できる場合に無条件に実行される。 ２．暗黙利得比例配分校正のために必要な時間は、暗黙利得比例配分校正のため
の時間よりも短い。 ３．本提案方法を用いると、利得比例配分を行うために必要なハードウエアを省
略できるので、集積回路のチップ面積が小さくなる。 ４．正確な出発点を選ぶことにより、最終補正係数を生成するための累積計測の
最大数が２の因数によって減じられるので、補正係数中の丸めの誤差を従来技術
の方法に比べて改善できる。
、且つ、ある校正において、デジタル−アナログ変換器変換曲線の中の対称性が
利用できる場合に無条件に実行される。 ２．暗黙利得比例配分校正のために必要な時間は、暗黙利得比例配分校正のため
の時間よりも短い。 ３．本提案方法を用いると、利得比例配分を行うために必要なハードウエアを省
略できるので、集積回路のチップ面積が小さくなる。 ４．正確な出発点を選ぶことにより、最終補正係数を生成するための累積計測の
最大数が２の因数によって減じられるので、補正係数中の丸めの誤差を従来技術
の方法に比べて改善できる。
【０００６】 （発明の詳細な説明） まず最初に図３に示されている一般的な、２ステージ、パイプライン、アナロ
グ−デジタル変換器を考察する。この形式の変換器において、スイッチＳにより
入力信号Ｖｉがサンプリングされ、一時的にキャパシタＣに保持される。また、
入力信号Ｖｉは、アナログ−デジタル変換器ＡＤＣ１によりデジタル形式に変換
され（粗段階）、全体の変換の上位ビットを形成する。この上位ビットはまた、
デジタル−アナログ変換器ＤＡＣによりアナログ形式に戻され、サンプリングさ
れた入力信号から減算器Σにより減算される。減算器の出力が上位ビットグルー
プ（粗段階の出力）の下位のアナログ等価を越える場合、ＡＤＣ１の出力が、１
つまたはそれ以上のステップ進んでいるので、減算器出力は０から上位ビットの
下位の１つのある端数の間の値域を定める。その電圧はその後、固定利得増幅器
Ｇにより増幅され、アナログ−デジタル変換器ＡＤＣ２によりデジタル形式に変
換され、全アナログ−デジタル変換器の下位ビットを与える。
グ−デジタル変換器を考察する。この形式の変換器において、スイッチＳにより
入力信号Ｖｉがサンプリングされ、一時的にキャパシタＣに保持される。また、
入力信号Ｖｉは、アナログ−デジタル変換器ＡＤＣ１によりデジタル形式に変換
され（粗段階）、全体の変換の上位ビットを形成する。この上位ビットはまた、
デジタル−アナログ変換器ＤＡＣによりアナログ形式に戻され、サンプリングさ
れた入力信号から減算器Σにより減算される。減算器の出力が上位ビットグルー
プ（粗段階の出力）の下位のアナログ等価を越える場合、ＡＤＣ１の出力が、１
つまたはそれ以上のステップ進んでいるので、減算器出力は０から上位ビットの
下位の１つのある端数の間の値域を定める。その電圧はその後、固定利得増幅器
Ｇにより増幅され、アナログ−デジタル変換器ＡＤＣ２によりデジタル形式に変
換され、全アナログ−デジタル変換器の下位ビットを与える。
【０００７】 図１は、例示的な前述の形式の、２ステージ、６ビットアナログ−デジタル変
換器の増幅特性曲線を示しており、第１ステージ（図３のＡＤＣ１）は３ビット
であり、第２ステージ（図３のＡＤＣ１）は４ビットであり、誤差補正のための
余分な１ビットを含んでいる。解析の目的で、アナログ−デジタル変換器および
デジタル−アナログ変換器は最初は完全であると仮定されるが、増幅器Ｇは所望
のＤＣ利得より小さいと仮定し、その結果、段階間の利得が小さくなるので、あ
る種の校正なしでは６ビットの性能を達成することはできない。利得誤差は第２
ステージからの下位ビットがすべて０の時は０となり、増幅特性曲線の傾きが変
化する第１ステージの移行直前に最大となる。図示されているように低利得のた
めに、下位ビットがすべて１に達する前に、第１ステージは移行する。つまり、
欠落コードが存在するので、ＤＮＬ（デジタル非直線性）エラーが−１．０にな
る。
換器の増幅特性曲線を示しており、第１ステージ（図３のＡＤＣ１）は３ビット
であり、第２ステージ（図３のＡＤＣ１）は４ビットであり、誤差補正のための
余分な１ビットを含んでいる。解析の目的で、アナログ−デジタル変換器および
デジタル−アナログ変換器は最初は完全であると仮定されるが、増幅器Ｇは所望
のＤＣ利得より小さいと仮定し、その結果、段階間の利得が小さくなるので、あ
る種の校正なしでは６ビットの性能を達成することはできない。利得誤差は第２
ステージからの下位ビットがすべて０の時は０となり、増幅特性曲線の傾きが変
化する第１ステージの移行直前に最大となる。図示されているように低利得のた
めに、下位ビットがすべて１に達する前に、第１ステージは移行する。つまり、
欠落コードが存在するので、ＤＮＬ（デジタル非直線性）エラーが−１．０にな
る。
【０００８】 本実施形態においては、２進加重キャパシタ配列複式デジタルナログ変換器（
ＭＤＡＣ）を有するフラッシュ・アナログ−デジタル変換器が使用される。特定
の実施の形態において、第１の３ビットＭＤＡＣ／ＦＬＡＳＨには９つの状態が
ある。表１に示す補正係数が対応する第１ステージコードに関して減じられると
、図２に示す増幅特性曲線が結果としてできる。示されている特定の実施例では
、第１ステージが−２のコードを出力すると、次いで２ＬＳＢが出力コードから
減じられる。この時、最悪の場合のＤＮＬは０．０７５ＬＳＢである。入力電圧
のフルスケール範囲が、図１のそれに拡げられており、校正利得は非校正利得と
は異なることに注目されたい。
ＭＤＡＣ）を有するフラッシュ・アナログ−デジタル変換器が使用される。特定
の実施の形態において、第１の３ビットＭＤＡＣ／ＦＬＡＳＨには９つの状態が
ある。表１に示す補正係数が対応する第１ステージコードに関して減じられると
、図２に示す増幅特性曲線が結果としてできる。示されている特定の実施例では
、第１ステージが−２のコードを出力すると、次いで２ＬＳＢが出力コードから
減じられる。この時、最悪の場合のＤＮＬは０．０７５ＬＳＢである。入力電圧
のフルスケール範囲が、図１のそれに拡げられており、校正利得は非校正利得と
は異なることに注目されたい。
【０００９】
【表１】
【００１０】 この利得誤差補正は、「利得比例配分」を適用することなく達成できる。重要
なことは校正が増幅特性曲線の中央（０の点）で始まり、どちらの方向にも進行
することである。補正係数の他方の半分は、奇数対称により、または校正を他方
の方向に行うことで得ることができる。
なことは校正が増幅特性曲線の中央（０の点）で始まり、どちらの方向にも進行
することである。補正係数の他方の半分は、奇数対称により、または校正を他方
の方向に行うことで得ることができる。
【００１１】 図３はｎビットの全分解能を伴う２ステージ、パイプライン、アナログ−デジ
タル変換器を具体的に示すものであり、第１ステージでｍビットの分解能であり
、仮定した理想的な第２ステージでｎ−ｍ＋１ビットの分解であり、誤差補正の
ための１ビットをもっている。第１ステージは、利得およびＤＡＣ非線形誤差の
両方を有するものと仮定する。第２の理想ステージは、この誤差を計測して、通
常の変換モードで第１ステージの状態に基づいて扱われる補正係数を生成し、デ
ジタル的に加算されて第１ステージ誤差を補正する。実際には、理想ステージは
１つまたはそれ以上のパイプラインで形成されている。
タル変換器を具体的に示すものであり、第１ステージでｍビットの分解能であり
、仮定した理想的な第２ステージでｎ−ｍ＋１ビットの分解であり、誤差補正の
ための１ビットをもっている。第１ステージは、利得およびＤＡＣ非線形誤差の
両方を有するものと仮定する。第２の理想ステージは、この誤差を計測して、通
常の変換モードで第１ステージの状態に基づいて扱われる補正係数を生成し、デ
ジタル的に加算されて第１ステージ誤差を補正する。実際には、理想ステージは
１つまたはそれ以上のパイプラインで形成されている。
【００１２】 単純化のために、入力および出力電圧ＶｉおよびＶｏは、常に０と１の間にな
るように正規化されていると仮定する。定量化プロセスを表すために、ｘより小
さい最も近い整数を表すシンタックス（syntax）
るように正規化されていると仮定する。定量化プロセスを表すために、ｘより小
さい最も近い整数を表すシンタックス（syntax）
【数１】 を導入する。
【００１３】 段階間電圧は次の式で与えられる。 Ｖ0 = （Ｇ1＋ΔＧ1）・｛Ｖi−［Ｖｄａｃ1（Ｄm（Ｖi））＋ΔＶｄａｃ1（Ｄm （Ｖi））］｝ ここで、 Ｇ1＝２m-1= 増幅器の利得 ΔＧ1＝利得Ｇ1の誤差 Ｄm（Ｖi） =｜２m・Ｖｉ｜=ＡＤＣ１ 出力 またΔ項は利得およびＡＤＣ誤差である。 これは次のように書き直すことができる。 Ｖ0＝２m-1・［Ｖi−Ｖｄａｃ1（Ｄｍ（Ｖｉ））］ 「理想の項」 −Ｇ1・ΔＶｄａｃ1（Ｄm（Ｖi）） 「ＤＡＣ非直線性」 +ΔＧ1・｛Ｖi−［Ｖi−Ｖｄａｃ1（Ｄｍ（Ｖｉ））］｝ 「利得誤差」 −ΔＧ1・ΔＶｄａｃ1（Ｄm（Ｖi）） 「無視できる項」
【００１４】 有意な項は次いでデジタル化され、変換器の第２ステージの出力を与える。
【数２】 この項は各々理想の項、ＤＡＣ非直線性および利得誤差を表すものである。
【００１５】 ＤＡＣ非直線性に起因する未処理のデジタル化された誤差は、次の式で与えら
れる。
れる。
【数３】 ここでＣＥｄａｃ1はデジタル化コード誤差である。
【００１６】 従ってこの誤差を校正なしに１ＬＳＢより小さくするため、
【数４】
【００１７】 もしくは、デジタル化コード誤差ＣＥｄａｃ1は減じられ、ＤＡＣ非直線誤差 をデジタル補正する。
【００１８】 デジタル化利得誤差は次の式で与えられる。
【数５】
【００１９】 ＣＥGain1に起因する最大電圧はJ (α)で表され、図４に示すように、ＭＤＡ Ｃがコード移行する直前に発生する。これは最初のＤＡＣが移行するときにＤＮ
Ｌ誤差が大きくなる原因となる。
Ｌ誤差が大きくなる原因となる。
【数６】 ここで α＝０，１，２．．．．２m−１である。
【００２０】 従って、段階間利得誤差を回避するために、利得誤差は次の不等式を満足しな
ければならない。
ければならない。
【数７】
【００２１】 ここで、問題は段階間誤差をどのように補正するかである。第２ステージは理
想の利得を有すると仮定する。もしそうでなければ、その利得誤差は単純に第１
ステージのそれにひとまとめにすることができる。入力電圧が次式で与えられる
と仮定する。 Ｖi＝α／２m ここで ０≦α≦２m ところで、
想の利得を有すると仮定する。もしそうでなければ、その利得誤差は単純に第１
ステージのそれにひとまとめにすることができる。入力電圧が次式で与えられる
と仮定する。 Ｖi＝α／２m ここで ０≦α≦２m ところで、
【数８】 である。J (α)で置換するとデジタル化は次の式を与える。
【数９】 ここでα＝０，１，．．．．２m−１である。
【００２２】 この項は、段階間利得誤差を補正するためにデジタル減算できる。この処理は
従来、一定値である利得誤差J (α)が、αによりＭＤＡＣ範囲にわたって比例配
分されることから、利得比例配分と呼ばれている。
従来、一定値である利得誤差J (α)が、αによりＭＤＡＣ範囲にわたって比例配
分されることから、利得比例配分と呼ばれている。
【００２３】 （利得誤差に対するデジタル校正の効果） ＭＤＡＣ非線形性を効果的に元に戻すデジタル・コード誤差を計測するために
、デジタル校正がｎ−ｍ＋１ステージによって実行される。これは隣接する２つ
のＭＤＡＣコードの差が理想的には０．５×ＶＲＥＦであり、この理想ステップ
からの差はどれも増分誤差であるという仮定の上に立っている。ここで述べるシ
ングルエンド構成において、校正はα＝０で始まり、計測増分誤差が累積されて
適切なコード誤差を計測する。
、デジタル校正がｎ−ｍ＋１ステージによって実行される。これは隣接する２つ
のＭＤＡＣコードの差が理想的には０．５×ＶＲＥＦであり、この理想ステップ
からの差はどれも増分誤差であるという仮定の上に立っている。ここで述べるシ
ングルエンド構成において、校正はα＝０で始まり、計測増分誤差が累積されて
適切なコード誤差を計測する。
【００２４】 Ｖcal1（α）をＶoで表される等価校正電圧とする。非線形性誤差は存在せず 、利得誤差ΔＧ1が存在すると仮定する。基準電圧が１ボルトに規定されるので 、ＭＤＡＣコード・セグメントにわたって計測される、各々の誤差は理想的には
０．５の差である。利得誤差に関して、計測誤差は次式で与えられる。
０．５の差である。利得誤差に関して、計測誤差は次式で与えられる。
【数１０】
【００２５】 これらが累積されて次の等価校正電圧を与える。
【数１１】
【００２６】 これは第２ステージによりデジタル化されて次式を与える。
【数１２】 これは上に示された所望の利得補正である。これはＭＤＡＣ非線形性コード誤差
補正以外に、何ら特別な利得比例配分を必要としない。本発明では、利得誤差補
正を外部の影響を受けずに行うことができる。
補正以外に、何ら特別な利得比例配分を必要としない。本発明では、利得誤差補
正を外部の影響を受けずに行うことができる。
【００２７】 図５は４ビットＭＤＡＣを示すものである。高利得、広帯域および完全な差動
増幅器が使用される。Ｃpが演算増幅器の入力における寄生キャパシタンスであ り、ＣＭが共通モード電圧であり、ＶrpとＶrnが基準電圧であり、そしてＶipと
Ｖinは入力電圧であることに注目されたい。
増幅器が使用される。Ｃpが演算増幅器の入力における寄生キャパシタンスであ り、ＣＭが共通モード電圧であり、ＶrpとＶrnが基準電圧であり、そしてＶipと
Ｖinは入力電圧であることに注目されたい。
【００２８】 最初に、入力電圧はキャパシタの底板に接続され、フィードバック・キャパシ
タＣｕは演算増幅器の出力に接続され、オフセットを記憶し（所望であれば、補
助オフセット・キャンセル・ループを使用できる）、演算増幅器の入力は互いに
短絡される（差動接地）。まず短絡スイッチを解除して、次に入力電圧に接続さ
れたスイッチを開くことでサンプルを取る。この時に、フラッシュ量子化器がフ
ラッシュを発し、結果として底板スイッチをＣＭ、ＶrpまたはＶrnにする。
タＣｕは演算増幅器の出力に接続され、オフセットを記憶し（所望であれば、補
助オフセット・キャンセル・ループを使用できる）、演算増幅器の入力は互いに
短絡される（差動接地）。まず短絡スイッチを解除して、次に入力電圧に接続さ
れたスイッチを開くことでサンプルを取る。この時に、フラッシュ量子化器がフ
ラッシュを発し、結果として底板スイッチをＣＭ、ＶrpまたはＶrnにする。
【００２９】 その結果、差動出力電圧が下記により与えられる。
【数１３】
【００３０】 ここで、ＳＧＮは差動入力電圧の記号であり、Ｖｏｓは演算増幅器のオフセッ
トであり、Ａは演算増幅器のＤＣ利得、Ｖref＝Ｖrp−Ｖrnであり、ｌは作動比 較器の数（高い出力を有する）である。
トであり、Ａは演算増幅器のＤＣ利得、Ｖref＝Ｖrp−Ｖrnであり、ｌは作動比 較器の数（高い出力を有する）である。
【００３１】 第１ステージのための補正係数を生成する必要がある。１０または１１ビット
分解能の未補正変換器を取り出し、それを１６ビットＡＤＣに補正することによ
り、キャパシタの不整合と段階間利得誤差が補正される。
分解能の未補正変換器を取り出し、それを１６ビットＡＤＣに補正することによ
り、キャパシタの不整合と段階間利得誤差が補正される。
【００３２】 図６はＭＤＡＣデジタル校正の基本原理を示している。２個の隣接コード間で
、ＭＤＡＣの出力は、完全な差動を行うことで、Ｖｒｅｆ近傍で理想的に移行す
ることができる。基本的には、対のキャパシタ差動の１つが計測される。この理
想ステップからのいかなる逸脱も誤差である。一度このすべての誤差が次の変換
器ステージで計測されると、デジタル校正信号が前景の校正サイクルの間にＲＡ
Ｍに記憶される。通常動作の間に、これらの誤差はデジタル・ハードウェアを用
いてデジタル減算される。
、ＭＤＡＣの出力は、完全な差動を行うことで、Ｖｒｅｆ近傍で理想的に移行す
ることができる。基本的には、対のキャパシタ差動の１つが計測される。この理
想ステップからのいかなる逸脱も誤差である。一度このすべての誤差が次の変換
器ステージで計測されると、デジタル校正信号が前景の校正サイクルの間にＲＡ
Ｍに記憶される。通常動作の間に、これらの誤差はデジタル・ハードウェアを用
いてデジタル減算される。
【００３３】 図７は校正サイクル中のＭＤＡＣを示いている。各々のセグメント誤差ＳＥi は２つの計測を必要とする。最初に、トップ・フィードバック・キャパシタＣu がＶrpに接続され、ボトム・フィードバック・キャパシタがＶrnに接続される。
入力キャパシタは最初ｉ−１の状態にある。フィードバック・キャパシタは次い
で演算増幅器の出力に接続され、次のＡＤＣステージにより計測が行われる。こ
の時、フィードバック・スイッチのフィードスルー（feedthrough）が、演算増 幅器のオフセットと同様に計測される。次に入力キャパシタが状態ｉに切り換え
られる。演算増幅器の出力における差動電圧がここで次式で与えられる。
入力キャパシタは最初ｉ−１の状態にある。フィードバック・キャパシタは次い
で演算増幅器の出力に接続され、次のＡＤＣステージにより計測が行われる。こ
の時、フィードバック・スイッチのフィードスルー（feedthrough）が、演算増 幅器のオフセットと同様に計測される。次に入力キャパシタが状態ｉに切り換え
られる。演算増幅器の出力における差動電圧がここで次式で与えられる。
【数１４】
【００３４】 ここで、オフセット誤差と貫通接続誤差が減算される。残りがシーケンス誤差
である。
である。
【数１５】
【００３５】 シーケンス誤差は、増幅特性曲線の中央から正または負のいずれかの方向に移
動するときに累積する。この誤差はコード誤差として定義され、次式で表される
。
動するときに累積する。この誤差はコード誤差として定義され、次式で表される
。
【数１６】
【００３６】 通常動作において、コード誤差はデジタル減算され、ＭＤＡＣを線形化し段階
間誤差を補正する。
間誤差を補正する。
【００３７】 前述した校正方法は、増幅特性曲線の一端または他端からではなく中心から始
まる。中心から始めることにより、特別な利得比例配分サイクルなしで、正方向
の校正、次いで負方向の校正を行うことにより段階間利得誤差もまた補正される
。さらに、Bang-Sung Songによる従来技術と比較して、好適な方法を用いること で、累積の計測数が最終補正係数に関して２の因数により減少する。従って、丸
めの誤差も減少する。さらに、ゼロの両側においてコード誤差を計測する必要性
を排除するために、奇対称補正の利点を利用すれば、Bang-Sung Songの従来技術
による方法と比較して累積の計測数が、最終補正係数に関して約４の因数により
減少する。
まる。中心から始めることにより、特別な利得比例配分サイクルなしで、正方向
の校正、次いで負方向の校正を行うことにより段階間利得誤差もまた補正される
。さらに、Bang-Sung Songによる従来技術と比較して、好適な方法を用いること で、累積の計測数が最終補正係数に関して２の因数により減少する。従って、丸
めの誤差も減少する。さらに、ゼロの両側においてコード誤差を計測する必要性
を排除するために、奇対称補正の利点を利用すれば、Bang-Sung Songの従来技術
による方法と比較して累積の計測数が、最終補正係数に関して約４の因数により
減少する。
【００３８】 本発明による方法は、２進ＭＤＡＣ（対温度計）を校正するようにわずかに補
正を加えることで成すことができる。ここに述べる技術を利用することによって
、他のＭＤＡＣ構成の校正を行うことが可能であり、従来技術に対して同様の利
点をもつことができる。つまり、本発明は好適を実施の形態について開示し説明
したが、当業者であれば本発明はその精神と範囲から逸脱することなしに変更で
きることが理解できるものである。
正を加えることで成すことができる。ここに述べる技術を利用することによって
、他のＭＤＡＣ構成の校正を行うことが可能であり、従来技術に対して同様の利
点をもつことができる。つまり、本発明は好適を実施の形態について開示し説明
したが、当業者であれば本発明はその精神と範囲から逸脱することなしに変更で
きることが理解できるものである。
【図１】 校正されていない６ビット、２ステージの利得誤差を有するアナ
ログ−デジタル変換器の一般的な増幅特性曲線を示す。
ログ−デジタル変換器の一般的な増幅特性曲線を示す。
【図２】 図１に示す６ビット、２ステージの利得誤差を有するアナログ−
デジタル変換器の校正後の増幅特性曲線を示す。
デジタル変換器の校正後の増幅特性曲線を示す。
【図３】 パイプライン、ｎビット、2ステージのアナログ−デジタル変換 器である。
【図４】 入力電圧に対する利得誤差の効果を示すグラフである。
【図５】 簡略化された温度計アナログ−デジタル変換器を示す概略図であ
る。
る。
【図６】 積算アナログ−デジタル変換器における線形性誤差を示すグラフ
である。
である。
【図７】 簡略化されたコード誤差係数生成に関する複式アナログ−デジタ
ル変換器を示す概略図である。
ル変換器を示す概略図である。
【手続補正書】
【提出日】平成１２年１２月６日（２０００．１２．６）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
Claims (8)
- 【請求項１】 変換器の２つの連続するステージの間の利得誤差と、２つの
連続するステージの第１のステージに非線形誤差を有する、多段アナログ−デジ
タル変換器の校正方法であって、 前記２つの連続するステージの前記第２ステージの正と負の方向でシーケンス
誤差を計測するために、前記２つの連続するステージの前記第２ステージ上でア
ナログ−デジタル変換器増幅特性曲線のゼロ点から始まる校正を遂行し； 前記多段アナログ−デジタル変換器出力からデジタル減算するための各々のコ
ード誤差を与えるために、前記２つの連続するステージの前記第２ステージのコ
ード誤差をアナログ−デジタル変換器増幅特性曲線のゼロ点から各々のコードま
でのシーケンス誤差の累積として計測する； ことを含む、多段アナログ−デジタル変換器の校正方法。 - 【請求項２】 前記多段アナログ−デジタル変換器の前記２つの連続するス
テージの前記第１ステージが、複式デジタル−アナログ変換器で構成されている
、請求項１に記載の多段アナログ−デジタル変換器の校正方法。 - 【請求項３】 前記多段アナログ−デジタル変換器の前記２つの連続するス
テージの前記第１ステージが、温度計複式デジタル−アナログ変換器で構成され
ている、請求項１に記載の多段アナログ−デジタル変換器の校正方法。 - 【請求項４】 前記多段アナログ−デジタル変換器が、２進加重キャパシタ
配列複式デジタル−アナログ変換器を具備するフラッシュ・アナログ−デジタル
変換器で構成されている、請求項１に記載の多段アナログ−デジタル変換器の校
正方法。 - 【請求項５】 変換器の２つの連続するステージの間の利得誤差と、２つの
連続するステージの第１ステージに非線形誤差とを有する、多段アナログ−デジ
タル変換器の校正方法であって、 前記２つの連続するステージの前記第２ステージの正と負のうち１つの方向で
シーケンス誤差を計測するために、前記２つの連続するステージの前記第２ステ
ージ上で前記アナログ−デジタル変換器増幅特性曲線のゼロ点から始まる校正を
遂行し； 前記多段アナログ−デジタル変換器出力からデジタル減算するための各々のコ
ード誤差を与えるために、前記２つの連続するステージの前記第２ステージのコ
ード誤差を、前記アナログ−デジタル変換器増幅特性曲線のゼロ点から各々のコ
ードまでの、シーケンス誤差が計測される方向におけるシーケンス誤差の累積と
して計測し； 前記多段アナログ−デジタル変換器出力からデジタル減算するための各々のコ
ード誤差を与えるために、前記２つの連続するステージの前記第２ステージのコ
ード誤差を、アナログ−デジタル変換器増幅特性曲線のゼロ点から各々のコード
までの、シーケンス誤差が計測される方向における対応するシーケンス誤差の補
数を使用して、シーケンス誤差が計測される方向と反対方向におけるシーケンス
誤差の累積として計測する； ことを含む、多段アナログ−デジタル変換器の校正方法。 - 【請求項６】 前記多段アナログ−デジタル変換器の前記２つの連続するス
テージの前記第１ステージが、複式デジタル−アナログ変換器で構成されている
、請求項５に記載の多段アナログ−デジタル変換器の校正方法。 - 【請求項７】 前記多段アナログ−デジタル変換器の前記２つの連続するス
テージの前記第１ステージが、温度計複式デジタル−アナログ変換器で構成され
ている、請求項５に記載の多段アナログ−デジタル変換器の校正方法。 - 【請求項８】 前記多段アナログ−デジタル変換器が、２進加重キャパシタ
配列複式デジタル−アナログ変換器を具備するフラッシュ・アナログ−デジタル
変換器で構成されている、請求項５に記載の多段アナログ−デジタル変換器の校
正方法。
Applications Claiming Priority (3)
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|---|---|---|---|
| US09/001,340 US5977894A (en) | 1997-12-31 | 1997-12-31 | Digital calibration for analog-to-digital converters with implicit gain proration |
| US09/001,340 | 1997-12-31 | ||
| PCT/US1998/020754 WO1999034516A1 (en) | 1997-12-31 | 1998-10-02 | Digital calibration for analog-to-digital converters with implicit gain proration |
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| Publication Number | Publication Date |
|---|---|
| JP2002500460A true JP2002500460A (ja) | 2002-01-08 |
Family
ID=21695545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000527028A Pending JP2002500460A (ja) | 1997-12-31 | 1998-10-02 | 暗黙利得配分によるアナログ−デジタル変換器のデジタル校正 |
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|---|---|
| US (1) | US5977894A (ja) |
| EP (1) | EP1042869A1 (ja) |
| JP (1) | JP2002500460A (ja) |
| WO (1) | WO1999034516A1 (ja) |
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|---|---|---|---|---|
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| US6191714B1 (en) * | 1997-11-12 | 2001-02-20 | Photobit Corporation | A/D converter correction scheme |
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| US6522277B2 (en) * | 2001-02-05 | 2003-02-18 | Asahi Kasei Microsystems, Inc. | Circuit, system and method for performing dynamic element matching using bi-directional rotation within a data converter |
| US6624772B1 (en) * | 2002-05-28 | 2003-09-23 | Analog Devices, Inc. | Offset calibration system |
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| KR100500440B1 (ko) * | 2002-10-15 | 2005-07-12 | 삼성전자주식회사 | 파이프라인 구조를 갖는 다단 ａ/ｄ 컨버터 및 그것을설계하기 위한 코딩 방법 |
| US6822601B1 (en) * | 2003-07-23 | 2004-11-23 | Silicon Integrated Systems Corp. | Background-calibrating pipelined analog-to-digital converter |
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| US7091891B2 (en) * | 2004-04-28 | 2006-08-15 | Analog Devices, Inc. | Calibration of analog to digital converter by means of multiplexed stages |
| US7064693B1 (en) * | 2005-05-23 | 2006-06-20 | National Chiao Tung University | Background comparator offset calibration technique for flash analog-to-digital converters |
| US7688238B2 (en) * | 2007-03-27 | 2010-03-30 | Slicex, Inc. | Methods and systems for calibrating a pipelined analog-to-digital converter |
| US10608655B1 (en) | 2018-12-06 | 2020-03-31 | Analog Devices, Inc. | Inter-stage gain calibration in double conversion analog-to-digital converter |
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-
1997
- 1997-12-31 US US09/001,340 patent/US5977894A/en not_active Expired - Lifetime
-
1998
- 1998-10-02 EP EP98949731A patent/EP1042869A1/en not_active Withdrawn
- 1998-10-02 WO PCT/US1998/020754 patent/WO1999034516A1/en not_active Application Discontinuation
- 1998-10-02 JP JP2000527028A patent/JP2002500460A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| WO1999034516A1 (en) | 1999-07-08 |
| EP1042869A1 (en) | 2000-10-11 |
| US5977894A (en) | 1999-11-02 |
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