JP2006080717A - パイプラインa/d変換器およびその出力補正方法 - Google Patents
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Abstract
【課題】パイプラインA/D変換器のDNLを改善する。
【解決手段】可制御ステージ(11A)は、入力切り替え部(14)によってアナログ入力の切り替えが可能であるとともに、その内部のD/A変換器のデジタル入力が切り替え可能である。誤差算出部(15)は、この可制御ステージ(11A)が所定の入力状態にされたときのパイプラインA/D変換器の出力およびこれに対する期待値から、この可制御ステージ(11A)のアナログ出力誤差に起因するパイプラインA/D変換器の出力の誤差を算出する。補正値生成部(16)は、算出された誤差に基づいて、パイプラインA/D変換器の出力を補正するための補正値を生成する。出力補正部(17)は、生成された補正値に基づいて、デジタル計算部(12)の出力を補正する。
【選択図】図1
【解決手段】可制御ステージ(11A)は、入力切り替え部(14)によってアナログ入力の切り替えが可能であるとともに、その内部のD/A変換器のデジタル入力が切り替え可能である。誤差算出部(15)は、この可制御ステージ(11A)が所定の入力状態にされたときのパイプラインA/D変換器の出力およびこれに対する期待値から、この可制御ステージ(11A)のアナログ出力誤差に起因するパイプラインA/D変換器の出力の誤差を算出する。補正値生成部(16)は、算出された誤差に基づいて、パイプラインA/D変換器の出力を補正するための補正値を生成する。出力補正部(17)は、生成された補正値に基づいて、デジタル計算部(12)の出力を補正する。
【選択図】図1
Description
本発明は、パイプラインA/D変換器に関し、特に、その出力を補正する技術に関する。
図7は、従来のパイプラインA/D変換器の構成を示す。一般に、パイプラインA/D変換器は、縦続接続された複数のステージ11と、デジタル計算部12とを備えている。各ステージ11は、入力したアナログ信号をデジタル変換して得られたデジタル信号をデジタル計算部12に出力するとともに、入力したアナログ信号から、このデジタル信号に対応するアナログ量を減じ、これを2倍して得られたアナログ信号を次段のステージ11に出力する。デジタル計算部12は、各ステージ11から受けたデジタル信号を1ビットずつシフトして加算し、パイプラインA/D変換器のデジタル出力を生成する。
一般に、ステージ11としていわゆる1.5ビットステージが用いられる(たとえば、非特許文献1参照)。図8は、従来の1.5ビットステージの回路構成を示す。A/D変換器21は、アナログ信号Vinをデジタル変換してデジタル信号Doutを生成する。D/A変換器22は、デジタル信号Doutをアナログ変換する。加算増幅回路23は、アナログ信号VinとD/A変換器22のアナログ出力とを加算し、加算結果を2倍に増幅してアナログ信号Voutを出力する。
図9は、1.5ビットステージのアナログ入出力特性グラフである。横軸は入力アナログ信号のレベルを表し、縦軸は出力アナログ信号のレベルを表す。なお、1.5ビットステージのデジタル出力は、−Vref≦Vin≦−Vref/4のとき“0b00”、−Vref/4≦Vin≦Vref/4のとき“0b01”、そして、Vref/4≦Vin≦Vrefのとき“0b10”となる。
実際には、1.5ビットステージにおける加算増幅回路23の利得の誤差に起因して、現実のアナログ入出力特性は理想特性から若干ずれている。図9は、加算増幅回路23の利得が“2”よりも小さい場合を表している。上記関数の非線形部分(Vin=±Vref/4となる部分)における不連続幅は、理想的にはAとなる(この大きさは、ちょうど1ビット分に相当するVrefである)のに対して、現実的にはA′となっている。すなわち、非線形部分においてΔA(=A−A′)の誤差が生じている。
畠中信吾、"低電圧、高精度パイプラインADコンバータの設計に関する研究"、博士論文、大阪大学、2002年
畠中信吾、"低電圧、高精度パイプラインADコンバータの設計に関する研究"、博士論文、大阪大学、2002年
上記の利得および不連続幅の誤差は、パイプラインA/D変換器の積分非直線性(INL:Integral Non Linearity)および微分非直線性(DNL:Defferential Non Linearity)の原因となる。INLは、パイプラインA/D変換器の大域的な誤差であり、各ステージの利得誤差がその主な要因である。一方、DNLは、パイプラインA/D変換器の局在的な誤差であり、各ステージのアナログ入出力特性における不連続幅の誤差がその主な要因である。これは、不連続幅が1ビット分ではないとき、当該ステージで1ビット相当のアナログ量であるVrefの減算または加算を行うことができないことによってコードエラーが発生するからである。パイプラインA/D変換器の出力エラーとして、特に、不連続幅が1ビット分よりも小さいとき、特定のコードが出力されないミッシングコードが発生し、逆に、不連続幅が1ビット分よりも大きいとき、同じコードが重複するリピートコードが発生する。
パイプラインA/D変換器の入出力特性において、DNLは不連続点をもたらす要因となり、INLは理想特性からのずれの要因となる。理想特性からのずれは後から比較的補正し易いのに対して、不連続点の補正は比較的困難である。また、デジタルスチルカメラなどへの応用を考えた場合、パイプラインA/D変換器の入出力特性は連続的であることが好ましい。
上記問題に鑑み、本発明は、パイプラインA/D変換器のDNLを改善し、コードエラーのない高精度のパイプラインA/D変換器を実現することを課題とする。
上記課題を解決するために本発明が講じた手段は、縦続接続された複数のステージと、これら複数のステージのそれぞれのデジタル出力を順次シフトして加算するデジタル計算部とを備えたパイプラインA/D変換器として、複数のステージの少なくとも一つは、当該ステージのアナログ入力をデジタル変換して上記のデジタル出力として第1のデジタル信号を出力するA/D変換器と、デジタル入力をアナログ変換するD/A変換器と、D/A変換器のデジタル入力としてA/D変換器から出力された第1のデジタル信号と与えられた第2のデジタル信号とを切り替える切り替え器と、当該ステージのアナログ入力とD/A変換器のアナログ出力とを加算して増幅する加算増幅回路とを有する可制御ステージであり、当該パイプラインA/D変換器は、可制御ステージのアナログ入力として通常入力信号とこれ以外とを切り替える入力切り替え部と、可制御ステージのアナログ出力誤差に起因するデジタル計算部の出力の誤差を算出する誤差算出部と、誤差算出部によって算出された誤差に基づいてデジタル計算部の出力を補正するための補正値を生成する補正値生成部と、補正値生成部によって生成された補正値に基づいてデジタル計算部の出力を補正する出力補正部とを備えたものとする。ここで、誤差算出部は、入力切り替え部によって可制御ステージのアナログ入力が通常入力信号以外にされた状態で、可制御ステージにおけるD/A変換器に第2のデジタル信号が与えられたときの、当該パイプラインA/D変換器の出力およびこれに対する期待値に基づいて誤差を算出するものとする。
この発明によると、ある可制御ステージのアナログ入力およびこの可制御ステージにおけるD/A変換器のデジタル入力が所定の状態にされ、このときのパイプラインA/D変換器の出力およびこれに対する期待値から、この可制御ステージのアナログ出力誤差に起因するデジタル計算部の出力の誤差が誤差算出部によって算出される。そして、算出された誤差に基づいて、補正値生成部によって補正値が生成され、この補正値に基づいてデジタル計算部の出力が出力補正部によって補正される。
好ましくは、補正値生成部は、可制御ステージに対応して設けられ、誤差算出部によって算出された誤差を、当該対応する可制御ステージにおけるD/A変換器に与えられた第2のデジタル信号と対応付けて記憶する一方、記憶した誤差のうち第1のデジタル信号に対応するものを出力する誤差記憶部と、誤差記憶部から出力された誤差を合計し、当該合計結果を補正値として出力する加算器とを有するものとする。
また、好ましくは、可制御ステージにおける加算増幅回路は、演算増幅器と、第1および第2の容量と、第1および第2の容量の接続形態として、第1の容量が演算増幅器のフィードバックに用いられ、第2の容量が前記D/A変換器の出力サンプリングに用いられる第1の接続形態と、これとは逆の第2の接続形態とを切り替えるスイッチ群とを有するものとする。そして、上記のパイプラインA/D変換器は、第1および第2の容量のうち容量値の大きい方が演算増幅器のフィードバックに用いられるようにスイッチ群を制御する制御部を備えているものとする。
一方、本発明が講じた手段は、縦続接続された複数のステージと、これら複数のステージのそれぞれのデジタル出力を順次シフトして加算するデジタル計算部とを備えたパイプラインA/D変換器の出力補正方法として、複数のステージの少なくとも一つは、当該ステージのアナログ入力をデジタル変換して上記のデジタル出力として第1のデジタル信号を出力するA/D変換器と、デジタル入力をアナログ変換するD/A変換器と、D/A変換器のデジタル入力としてA/D変換器から出力された第1のデジタル信号と与えられた第2のデジタル信号とを切り替える切り替え器と、当該ステージのアナログ入力とD/A変換器のアナログ出力とを加算して増幅する加算増幅回路とを有する可制御ステージであり、当該出力補正方法は、可制御ステージのアナログ入力を通常入力信号以外に切り替えるともに可制御ステージにおけるD/A変換器のデジタル入力を第2のデジタル信号に切り替える第1の入力切り替えステップと、第1の入力切り替えステップの後に、当該パイプラインA/D変換器の出力およびこれに対する期待値に基づいて可制御ステージのアナログ出力誤差に起因するデジタル計算部の出力の誤差を算出する誤差算出ステップと、誤差算出ステップによって算出された誤差に基づいてデジタル計算部の出力を補正するための補正値を生成する補正値生成ステップと、可制御ステージのアナログ入力を通常入力信号に切り替えるとともに可制御ステージにおけるD/A変換器のデジタル入力を第1のデジタル信号に切り替える第2の入力切り替えステップと、第2の入力切り替えステップの後に、補正値生成ステップによって生成された補正値に基づいてデジタル計算部の出力を補正する出力補正ステップとを備えたものとする。
この発明によると、ある可制御ステージのアナログ入力およびこの可制御ステージにおけるD/A変換器のデジタル入力が所定の状態にされ、このときのパイプラインA/D変換器の出力およびこれに対する期待値から、この可制御ステージのアナログ出力誤差に起因するデジタル計算部の出力の誤差が算出される。そして、算出された誤差に基づいて補正値が生成され、この補正値に基づいてデジタル計算部の出力が補正される。
好ましくは、上記のパイプラインA/D変換器は可制御ステージを複数備えており、上記の出力補正方法は、すでに生成された補正値に基づいてデジタル計算部の出力を補正しつつ、複数の可制御ステージのうち後段から順次、誤差を算出するものとする。
以上説明したように、本発明によると、パイプラインA/D変換器のDNLが改善される。また、本発明に係るパイプラインA/D変換器は、基本的に加算演算を用いて出力補正が行われるため、回路構成が比較的簡単であり、比較的小さな回路規模で実現される。
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
(第1の実施形態)
図1は、本発明の第1の実施形態に係るパイプラインA/D変換器の構成を示す。本実施形態に係るパイプラインA/D変換器は、縦続接続された複数の1.5ビットステージ11および1.5ビット可制御ステージ11A、デジタル計算部12、制御部13、入力切り替え部14、誤差算出部15、補正値生成部16、および出力補正部17を備えている。このうち、ステージ11およびデジタル計算部12の構成は従来と同様であるため説明を省略し、以下、これら以外の構成要素について詳細に説明する。なお、図1に示した可制御ステージ11Aおよびステージ11の個数はあくまでも便宜的なものであり、本発明は図示した構成に限定されるものではない。
図1は、本発明の第1の実施形態に係るパイプラインA/D変換器の構成を示す。本実施形態に係るパイプラインA/D変換器は、縦続接続された複数の1.5ビットステージ11および1.5ビット可制御ステージ11A、デジタル計算部12、制御部13、入力切り替え部14、誤差算出部15、補正値生成部16、および出力補正部17を備えている。このうち、ステージ11およびデジタル計算部12の構成は従来と同様であるため説明を省略し、以下、これら以外の構成要素について詳細に説明する。なお、図1に示した可制御ステージ11Aおよびステージ11の個数はあくまでも便宜的なものであり、本発明は図示した構成に限定されるものではない。
図2は、可制御ステージ11Aの内部構成を示す。A/D変換器21は、アナログ信号Vinをデジタル変換してデジタル信号Doutを生成する。D/A変換器22は、入力した信号をアナログ変換する。加算増幅回路23は、アナログ信号VinとD/A変換器22の出力とを加算し、加算結果を2倍に増幅してアナログ信号Voutを出力する。そして、切り替え器24は、D/A変換器22のデジタル入力として、A/D変換器21から出力されたデジタル信号Dout(第1のデジタル信号に相当)と与えられた模擬信号(第2のデジタル信号に相当)とを切り替える。なお、模擬信号とは、デジタル信号Doutの取りうる値を模擬した信号である。
図1に戻り、制御部13は、各入力切り替え部14および各可制御ステージ11Aにおける切り替え器24の動作を制御する。また、各可制御ステージに模擬信号を与える。
入力切り替え部14は、可制御ステージ11Aに対応して設けられており、制御部13の制御により、対応する各可制御ステージ11Aの入力を切り替える。具体的には、入力切り替え部14は、通常入力信号と固定信号とを切り替える。ここで、通常入力信号とは、初段の可制御ステージ11AにあってはパイプラインA/D変換器へのアナログ入力のことを、そして、次段以降の可制御ステージ11Aにあっては前段の可制御ステージ11Aのアナログ出力のことを表す。また、固定信号は、所定の大きさのアナログ信号である。
好ましくは、固定信号は、ゼロレベルのアナログ信号とする。これは、図9に示したように、ステージのアナログ入力レベルがゼロのとき、可制御ステージ11Aにおける加算増幅回路23の利得誤差に起因するアナログ出力レベルの誤差が最も小さくなるからである。なお、固定信号に代えて、対応する可制御ステージ11Aのアナログ入力を遮断するようにしてもよい。
誤差算出部15は、出力補正部17のデジタル出力およびこれに対する期待値に基づいて、各可制御ステージ11Aのアナログ出力誤差に起因するデジタル計算部12の出力の誤差を算出する。具体的に、誤差算出は次のようにして行う。すなわち、入力切り替え部14によって、誤算算出対象の可制御ステージ11A(以下、「対象ステージ」と称する。)のアナログ入力を固定信号にするかまたは遮断した状態で、対象ステージにおけるD/A変換器22に模擬信号を与える。こうすることにより、対象ステージのアナログ出力は、前段以前の可制御ステージ11Aのアナログ出力誤差の影響を受けずに、与えられた模擬信号にのみ依存したものとなる。このように対象ステージのアナログ入力を通常入力信号以外にした状態で、対象ステージにおけるD/A変換器22に模擬信号を与えたときの、出力補正部17の出力とこれに対する期待値との差分を算出する。この差分は、対象ステージのアナログ出力誤差に起因するデジタル計算部12の出力誤差と看做すことができる。
補正値生成部16は、誤差算出部15によって算出された誤差に基づいて、デジタル計算部12の出力を補正するための補正値を生成する。そして、生成した補正値を記憶しておき、可制御ステージ11Aのデジタル出力に応じて、記憶した補正値の中から適切なものを選択して出力補正部17に出力する。すなわち、補正値生成部16は、可制御ステージ11AにおけるD/A変換器22(図2参照)の動作状態に応じて最適な補正値を出力する。換言すると、補正値生成部16は、各可制御ステージ11Aのデジタル出力で構成されるアドレスによって指し示される値、すなわち、補正値を出力する記憶回路、あるいはルックアップテーブルとして動作する。
好ましくは、補正値生成部16は次のように構成する。図3は、補正値生成部16の内部構成を示す。誤差記憶部161は、可制御ステージ11Aに対応して設けられており、対応する可制御ステージ11Aのアナログ出力誤差に起因するデジタル計算部12の出力の誤差を記憶する。具体的には、誤差記憶部161は、誤差算出部15によって算出された誤差を、その誤差算出に係る模擬信号と対応付けて記憶する。また、誤差記憶部161は、記憶した誤差のうち、対応する可制御ステージ11Aのデジタル出力に対応するものを出力する。そして、加算器162は、各誤差記憶部161から出力された誤差を合計して、デジタル計算部12の出力を補正するための補正値を出力する。
図1に戻り、出力補正部17は、補正値生成部16によって生成された補正値に基づいて、デジタル計算部12の出力を補正する。具体的には、出力補正部17は、デジタル計算部12の出力に、補正値生成部16から受けた補正値を加算する。
次に、本発明に係るパイプラインA/D変換器の出力補正方法について、図4のフローチャートを参照しながら説明する。まず、補正値生成部16に記憶された補正値を初期化し(S10)、パイプラインA/D変換器における最後段の可制御ステージ11Aを対象ステージとして選択する(S11)。そして、この選択した可制御ステージ11Aのアナログ入力を通常入力信号以外にするとともに、この可制御ステージ11AにおけるD/A変換器22の入力を模擬信号に切り替える(S12:第1の入力切り替えステップ)。次に、選択した可制御ステージのアナログ出力誤差に起因するデジタル計算部12の出力誤差を算出し(S13:誤差算出ステップ)、その誤差に基づいて、デジタル計算部12の出力を補正するための補正値を生成する(S14:補正値生成ステップ)。そして、選択した可制御ステージ11Aのアナログ入力を通常入力信号に切り替えるとともに、当該可制御ステージ11AにおけるD/A変換器22の入力をA/D変換器21のデジタル出力に切り替え(S15:第2の入力切り替えステップに相当)、ステップS14で生成した補正値に基づいて、デジタル計算部12の出力を補正する(S16:出力補正ステップ)。その後、可制御ステージ11Aがすべて処理済みか否かを判定し(S17)、すべて処理済みの場合、パイプラインA/D変換器の出力補正は終了する。一方、未処理の可制御ステージ11Aが残っている場合、一つ前段の可制御ステージ11Aを対象ステージとして選択し(S18)、ステップS12に戻る。このように、すでに生成された補正値に基づいてデジタル計算部12の出力を補正しつつ、前段の可制御ステージに係る補正値を生成する。
以上、本実施形態によると、パイプラインA/D変換器の出力補正が基本的に補正値の加算演算によって行われため、パイプラインA/D変換器の回路構成が比較的簡単である。また、各可制御ステージに係る補正値の生成は、当該可制御ステージよりも後段のステージに係る誤差が除去された状態で行われるため、当該可制御ステージについての固有な誤差が算出され、より正確な補正値が生成される。したがって、より正確な出力補正が可能なパイプラインA/D変換器が比較的小さな回路規模で実現される。
また、上述した好ましい補正値生成部16は、構成が容易であるばかりではなく、可制御ステージの個数が増加した場合、誤差記憶部161を追加するだけでよいため、変更が極めて容易である。
(第2の実施形態)
図2に示した可制御ステージにおいて、D/A変換器22および加算増幅回路23は、アナログ演算器として、スイッチトキャパシタ回路を用いて容易に実現可能である。図5は、本発明の第2の実施形態に係る可制御ステージの一部(アナログ演算器)の構成を示す。図5に示したアナログ演算器は、容量311、312、313および314、スイッチ321、322、323、324および325、および演算増幅器33から構成される。
図2に示した可制御ステージにおいて、D/A変換器22および加算増幅回路23は、アナログ演算器として、スイッチトキャパシタ回路を用いて容易に実現可能である。図5は、本発明の第2の実施形態に係る可制御ステージの一部(アナログ演算器)の構成を示す。図5に示したアナログ演算器は、容量311、312、313および314、スイッチ321、322、323、324および325、および演算増幅器33から構成される。
以下、本実施形態に係る可制御ステージの動作について説明する。なお、説明中、信号(電圧)とそれを供給する端子とを同じ名称で参照することがある。
スイッチトキャパシタ回路は、通常、互いのアクティブ領域が重なることのない2相クロックによって制御される。通常動作時には、まず、第1の制御クロックに同期してスイッチ321〜324が動作し、容量311〜314はアナログ信号Vinに接続され、スイッチ325はオン状態となる。ここで、容量311〜314の容量値はすべて等しくCであるとすると、容量311〜314のそれぞれにはCVinで表される電荷が蓄えられる。次に、第2の制御クロックに同期してスイッチ321および322が動作し、容量311および312は演算増幅器33の出力端に接続され、スイッチ325はオフ状態となる。すなわち、容量311および312は、演算増幅器33のフィードバックに用いられる。また、第2の制御クロックに同期してスイッチ323および324が動作し、容量313および314はVref、GND(アナロググランド電位)および−Vrefのいずれかの電位の供給端に接続される。容量313および314の接続先は、A/D変換器21(図2参照)の出力によって決定される。すなわち、容量313および314は、D/A変換器22(図2参照)の出力サンプリングに用いられる。
電荷保存則により、先に演算増幅器33の逆相入力端子側に蓄積された電荷(−4CVin)が保存されることを考慮すると、容量313および314の接続先の別に応じて、アナログ信号Voutは以下のように計算される。
(1)接続先がVrefの場合:-2CVout-2CVref=-4CVin
∴Vout=2Vin-Vref
(2)接続先がGNDの場合:-2CVout=-4CVin
∴Vout=2Vin
(3)接続先が-Vrefの場合:-2CVout+2CVref=-4Cvin
∴Vout=2Vin+Vref
すなわち、本実施形態に係る可制御ステージは、一般的なステージと同様の入出力特性を有することがわかる。
(1)接続先がVrefの場合:-2CVout-2CVref=-4CVin
∴Vout=2Vin-Vref
(2)接続先がGNDの場合:-2CVout=-4CVin
∴Vout=2Vin
(3)接続先が-Vrefの場合:-2CVout+2CVref=-4Cvin
∴Vout=2Vin+Vref
すなわち、本実施形態に係る可制御ステージは、一般的なステージと同様の入出力特性を有することがわかる。
次に、補正値生成時の動作について説明する。補正値生成時には、容量311および312はGNDに接続される。なお、スイッチ321および322は、ここでは、図1に示した入力切り替え部14として動作している。一方、容量313および314を同時に端子Vrefまたは−Vrefに接続すると、アナログ信号Voutのレベルは−VrefまたはVref、すなわち、最大振幅レベルとなって次段のステージに出力される。そして、この次段のステージのアナログ入出力特性によっては、アナログ出力レベルが最大レンジを超えてしまい、以降のステージにおいてリピートコードが発生して補正値が正しく生成できなくなるおそれがある。そこで、容量313および314を一つずつ端子Vrefまたは−Vrefに接続するようにする。こうすることによって、アナログ信号VoutのレベルはVref/2または−Vref/2となり、次段のステージ以降においてリピートコードが発生することがない。このように2回に分けて生成した補正値をそれぞれ図1に示した補正値生成部16などに格納しておき、パイプラインA/D変換器の出力補正時に、デジタル計算部12の出力にこれら補正値を一度に加算すればよい。
以上、本実施形態によると、パイプラインA/D変換器の出力を補正するための補正値が安定して生成される。したがって、より正確な出力補正が可能なパイプラインA/D変換器が実現される。
(第3の実施形態)
図6は、本発明の第3の実施形態に係る可制御ステージの回路構成を示す。本実施形態に係る可制御ステージは、A/D変換器21、D/A変換器22、切り替え器24、容量31および32、演算増幅器33、スイッチ34、35および36を備えている。演算増幅器23の逆相入力端には容量31および32の一端が接続されている。なお、A/D変換器21、D/A変換器22および切り替え器24についてはすでに説明したとおりである。
図6は、本発明の第3の実施形態に係る可制御ステージの回路構成を示す。本実施形態に係る可制御ステージは、A/D変換器21、D/A変換器22、切り替え器24、容量31および32、演算増幅器33、スイッチ34、35および36を備えている。演算増幅器23の逆相入力端には容量31および32の一端が接続されている。なお、A/D変換器21、D/A変換器22および切り替え器24についてはすでに説明したとおりである。
スイッチ34は、図1に示した制御部13の制御により、容量31の他端の接続先として、アナログ信号Vinの入力端、演算増幅器33の出力端、およびD/A変換器22の出力端を切り替える。同様に、スイッチ35は、制御部13の制御により、容量32の他端の接続先として、アナログ信号Vinの入力端、演算増幅器33の出力端、およびD/A変換器22の出力端を切り替える。スイッチ36は、制御部13からの制御により、演算増幅器23の逆相入力端と出力端との導通/非導通を切り替える。
スイッチ34、35および36による容量31および32の接続形態として、容量31を演算増幅器33のフィードバックに用いる(以下、このような容量を「フィードバック容量」と称する。)とともに容量32をD/A変換器22の出力サンプリングに用いる(以下、このような容量を「サンプリング容量」と称する。)第1の接続形態と、容量31をサンプリング容量として用いるとともに容量31をフィードバック容量として用いる第2の接続形態とがある。第1の接続形態では、スイッチ36が導通し、容量31および32の他端がいずれもアナログ信号Vinの入力端に接続された状態と、スイッチ36が非導通となり、容量31および32の他端がそれぞれ演算増幅器33およびD/A変換器22の出力端に接続された状態とが交互に繰り返される。一方、第2の接続形態では、スイッチ36が導通し、容量31および32の他端がいずれもアナログ信号Vinの入力端に接続された状態と、スイッチ36が非導通となり、容量31および32の他端がそれぞれD/A変換器22および演算増幅器33の出力端に接続された状態とが交互に繰り返される。
容量31および32の容量値には若干の誤差がある。そして、この誤差に起因して可制御ステージのアナログ出力に係る利得に誤差が生じる。特に、フィードバック容量よりもサンプリング容量の容量値の方が大きい場合、可制御ステージのアナログ出力レベルが最大レンジを超えてしまうことがある。そこで、サンプリング容量よりもフィードバック容量の容量値の方が大きくなるようにスイッチ34および35を制御する。こうすることで、可制御ステージのアナログ出力レベルが最大レンジを超えることがない。したがって、本実施形態に係る可制御ステージについては1回の操作で補正値が生成可能である。
以上、本実施形態によると、パイプラインA/D変換器の出力を補正するための補正値が安定して生成される。さらに、本実施形態に係る可制御ステージの回路構成は、第2の実施形態に係るものよりも簡単であり、また、補正値生成手順も第2の実施形態に係るものよりも容易である。
なお、本実施形態に係る可制御ステージのアナログ出力レベルは最大レベルを超えることがないため、補正値生成時の可制御ステージのアナログ入力として、ゼロレベルの信号に代えて最大振幅レベルの信号を与えるようにしてもよい。
以上、本発明の実施形態について説明したが、本発明は、1.5ビットステージを備えたパイプラインA/D変換器に限定されるものではない。2.5ビット、あるいはこれ以上のステージを備えたパイプラインA/D変換器についても、本発明により、上記と同様の効果が奏される。
本発明に係るパイプラインA/D変換器は、高精度でかつ微分直線性に優れているため、デジタルスチルカメラなどのフロントエンド部、携帯電話などに用いられるソフトウェア無線用のA/D変換器などとして有用である。
11A 可制御ステージ
12 デジタル計算部
13 制御部
14 入力切り替え部
15 誤差算出部
16 補正値生成部
17 出力補正部
21 A/D変換器
22 D/A変換器
23 加算増幅回路
24 切り替え器
33 演算増幅器
31 容量(第1の容量)
32 容量(第2の容量)
34,35,36 スイッチ(スイッチ群)
12 デジタル計算部
13 制御部
14 入力切り替え部
15 誤差算出部
16 補正値生成部
17 出力補正部
21 A/D変換器
22 D/A変換器
23 加算増幅回路
24 切り替え器
33 演算増幅器
31 容量(第1の容量)
32 容量(第2の容量)
34,35,36 スイッチ(スイッチ群)
Claims (5)
- 縦続接続された複数のステージと、前記複数のステージのそれぞれのデジタル出力を順次シフトして加算するデジタル計算部とを備えたパイプラインA/D変換器であって、
前記複数のステージの少なくとも一つは、
当該ステージのアナログ入力をデジタル変換し、前記デジタル出力として第1のデジタル信号を出力するA/D変換器と、
デジタル入力をアナログ変換するD/A変換器と、
前記D/A変換器のデジタル入力として、前記A/D変換器から出力された第1のデジタル信号と与えられた第2のデジタル信号とを切り替える切り替え器と、
前記アナログ入力と前記D/A変換器のアナログ出力とを加算して増幅する加算増幅回路とを有する可制御ステージであり、
当該パイプラインA/D変換器は、
前記可制御ステージのアナログ入力として、通常入力信号とこれ以外とを切り替える入力切り替え部と、
前記可制御ステージのアナログ出力誤差に起因する前記デジタル計算部の出力の誤差を算出する誤差算出部と、
前記誤差算出部によって算出された誤差に基づいて、前記デジタル計算部の出力を補正するための補正値を生成する補正値生成部と、
前記補正値生成部によって生成された補正値に基づいて、前記デジタル計算部の出力を補正する出力補正部とを備え、
前記誤差算出部は、前記入力切り替え部によって前記可制御ステージのアナログ入力が前記通常入力信号以外にされた状態で、前記可制御ステージにおけるD/A変換器に前記第2のデジタル信号が与えられたときの、当該パイプラインA/D変換器の出力およびこれに対する期待値に基づいて、前記誤差を算出する
ことを特徴とするパイプラインA/D変換器。 - 請求項1に記載のパイプラインA/D変換器において、
前記補正値生成部は、
前記可制御ステージに対応して設けられ、前記誤差算出部によって算出された誤差を、当該対応する可制御ステージにおけるD/A変換器に与えられた前記第2のデジタル信号と対応付けて記憶する一方、記憶した誤差のうち前記第1のデジタル信号に対応するものを出力する誤差記憶部と、
前記誤差記憶部から出力された誤差を合計し、当該合計結果を前記補正値として出力する加算器とを有する
ことを特徴とするパイプラインA/D変換器。 - 請求項1に記載のパイプラインA/D変換器において、
前記可制御ステージにおける加算増幅回路は、
演算増幅器と、
第1および第2の容量と、
前記第1および第2の容量の接続形態として、前記第1の容量が前記演算増幅器のフィードバックに用いられ、前記第2の容量が前記D/A変換器の出力サンプリングに用いられる第1の接続形態と、これとは逆の第2の接続形態とを切り替えるスイッチ群とを有するものであり、
当該パイプラインA/D変換器は、
前記第1および第2の容量のうち容量値の大きい方が前記演算増幅器のフィードバックに用いられるように前記スイッチ群を制御する制御部を備えた
ことを特徴とするパイプラインA/D変換器。 - 縦続接続された複数のステージと、前記複数のステージのそれぞれのデジタル出力を順次シフトして加算するデジタル計算部とを備えたパイプラインA/D変換器の出力補正方法であって、
前記複数のステージの少なくとも一つは、
当該ステージのアナログ入力をデジタル変換し、前記デジタル出力として第1のデジタル信号を出力するA/D変換器と、
デジタル入力をアナログ変換するD/A変換器と、
前記D/A変換器のデジタル入力として、前記A/D変換器から出力された第1のデジタル信号と与えられた第2のデジタル信号とを切り替える切り替え器と、
前記アナログ入力と前記D/A変換器のアナログ出力とを加算して増幅する加算増幅回路とを有する可制御ステージであり、
当該出力補正方法は、
前記可制御ステージのアナログ入力を通常入力信号以外に切り替えるともに、前記可制御ステージにおけるD/A変換器のデジタル入力を前記第2のデジタル信号に切り替える第1の入力切り替えステップと、
前記第1の入力切り替えステップの後に、当該パイプラインA/D変換器の出力およびこれに対する期待値に基づいて、前記可制御ステージのアナログ出力誤差に起因する前記デジタル計算部の出力の誤差を算出する誤差算出ステップと、
前記誤差算出ステップによって算出された誤差に基づいて、前記デジタル計算部の出力を補正するための補正値を生成する補正値生成ステップと、
前記可制御ステージのアナログ入力を前記通常入力信号に切り替えるとともに、前記可制御ステージにおけるD/A変換器のデジタル入力を前記第1のデジタル信号に切り替える第2の入力切り替えステップと、
前記第2の入力切り替えステップの後に、前記補正値生成ステップによって生成された補正値に基づいて、前記デジタル計算部の出力を補正する出力補正ステップとを備えた
ことを特徴とするパイプラインA/D変換器の出力補正方法。 - 請求項4に記載の出力補正方法において、
前記パイプラインA/D変換器は、前記可制御ステージを複数備えており、
当該出力補正方法は、
すでに生成された前記補正値に基づいて前記デジタル計算部の出力を補正しつつ、前記複数の可制御ステージのうち後段から順次、前記誤差を算出する
ことを特徴とするパイプラインA/D変換器の出力補正方法。
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- 2004-09-08 JP JP2004260504A patent/JP2006080717A/ja active Pending
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- 2005-09-06 US US11/218,784 patent/US20060049973A1/en not_active Abandoned
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WO2009122656A1 (ja) * | 2008-03-31 | 2009-10-08 | パナソニック株式会社 | パイプラインa/d変換器 |
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