KR20160090951A - 시간 영역 다단 인터폴레이션 기법을 이용한 저전력 아날로그 디지털 변환기 - Google Patents

시간 영역 다단 인터폴레이션 기법을 이용한 저전력 아날로그 디지털 변환기 Download PDF

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Abstract

시간 영역 다단 인터폴레이션 기법을 이용한 저전력 아날로그 디지털 변환기를 개시한다.
본 실시예는 플래시 타입의 아날로그 디지털 컨버터의 빠른 샘플링 속도를 유지하면서, 별도의 보정회로의 구현 없이 인터폴레이션 인자를 확장하여 인터폴레이션 기법을 향상 시키는 시간영역 다단 인터폴레이션기법을 이용한 저전력 고속데이터 변환기를 제공한다.

Description

시간 영역 다단 인터폴레이션 기법을 이용한 저전력 아날로그 디지털 변환기{Low-Power Analog Digital Converter By Using Time-Domain Multi-Stage Interpolation}
본 실시예는 시간 영역 다단 인터폴레이션 기법을 이용한 저전력 아날로그 디지털 변환기에 관한 것이다.
이하에 기술되는 내용은 단순히 본 실시예와 관련되는 배경 정보만을 제공할 뿐 종래기술을 구성하는 것이 아니다.
아날로그 디지털 변환기(Analog to Digital Converter)는 아날로그 신호를 디지털 신호로 변환시키는 장치로서, 연속적으로 측정되는 온도, 압력, 음성, 영상 및 전압 등의 신호를 수신하여 디지털화하는 장치이다.
현재까지 다양한 타입의 아날로그 디지털 변환기들이 제안되었다. 예컨대, 플래시 타입의 아날로그 디지털 변환기(Flash Type ADC), 파이프라인 아날로그 디지털 변환기(Pipeline ADC) 및 연속 근사 아날로그 디지털 변환기(Successive Approximation Register ADC) 등이 제안되었으며, 각각의 특성에 맞는 응용분야에서 사용되고 있다. 플래시 타입의 아날로그 디지털 변환기는 비교적 빠르게 동작하나, 정밀도에 따라 면적이 급격히 증가한다. 파이프라인 아날로그 디지털 변환기는 빠른 동작 특성 및 높은 정밀도를 지원하나, 각 단마다 증폭기의 사용으로 인해 전력소모가 크다. 연속 근사 아날로그 디지털 변환기는 회로의 낮은 전력 소모율을 갖고 회로 구성이 간단하나, 비교적 느리게 동작한다.
아날로그 디지털 변환기의 다른 실시예로, 디지털 출력 비트 수의 증가에 따라 지수적으로 늘어나는 비교기의 수를 줄이기 위해, 인터폴레이션(Interpolation)기법을 적용한 아날로그 디지털 변환기가 있다. 인터폴레이션 기법을 적용하면, 비교기의 개수를 줄이면서도 전술한 플래시 타입의 아날로그 디지털 변환기와 동일한 정밀도를 구현할 수 있다.
단일 채널의 아날로그 디지털 컨버터에서 기가바이트Giga-Byte) 단위의 데이터 변환에 가장 적합한 구조는 도 1a에 도시된 바와 같은 플래시 타입의 아날로그 디지털 컨버터이다. 도 1a에 도시된 플래시 타입의 아날로그 디지털 컨버터는 기준 전압에 대한 입력 전압의 크기에 따라 직접적인 디지털 출력을 얻을 수 있기 때문에 가장 빠른 샘플링 속도를 얻을 수 있다.
하지만, 도 1a의 플래시 타입의 아날로그 디지털 컨버터는 해상도(N Bit)에 따라서 비교기의 수가 2N만큼 증가하기 때문에 칩의 면적이 크고, 전력 효율이 낮다. 도 1a의 플래시 타입의 아날로그 디지털 컨버터의 첫 번째 단의 모든 비교기에 대한 비정합(Mismatch)을 보정하기 위하여 오프셋 캘리브레이션(Offset Calibration)이 필요하다. 플래시 타입의 아날로그 디지털 컨버터는 오프셋 보정 때문에 비교기의 수가 증가하는 만큼 캘리브레이션 부담이 커지는 문제가 있다. 플래시 타입의 아날로그 디지털 컨버터의 첫 번째 단 비교기의 입력 캐패시턴스(Capacitance)는 S/H(Sample and Hold)가 드라이빙해야하는 부하 캐패시턴스(Load Capacitance)가 되기 때문에 S/H의 대역폭(BandWidth)를 낮추는 문제가 있다. 전술한 문제점으로 인해 최근에는 빠른 샘플링 속도의 플래시 타입의 아날로그 디지털 컨버터의 장점을 유지하면서 전력 소모와 면적, 캘리브레이션의 부담 및 입력 캐패시턴스를 줄이기 위한 기술이 개발되고 있다. 도 1a에 도시된 플래시 타입의 아날로그 디지털 컨버터는 첫 번째 단의 전력소모가 다른 단들에 비해서 상당히 큰 비중을 차지한다.
전술한 문제점을 해결하기 위한 기술로는 도 1b, 1c, 1d와 같은 인터폴레이션 기법에 대한 기술이 있다. 도 1b에 도시된 바와 같은 아날로그 디지털 컨버터가 종래의 플래시 타입의 아날로그 디지털 컨버터와 다른 점은 인접한 두 개의 비교기 출력을 이용하여 두 비교기 기준 전압의 중간값에 해당하는 가상의 영교차점(Zero-Crossing Point)을 형성하기 때문에 기존보다 첫 번째 단의 비교기 수가 2N-1로 감소한다. 도 1b의 아날로그 디지털 컨버터에서 첫 번째 단의 비교기의 개수 감소는 전력 소모를 줄일 수 있고, 비교기의 입력 캐패시턴스 감소, 면적 감소, 오프셋 캘리브레이션 부담 감소의 효과를 동시에 얻을 수 있다.
도 1c에 도시된 "시간 영역 래치 인터폴레이션 기법을 이용한 저전력 플래시 타입의 아날로그 디지털 컨버터"와 도 1d에 도시된 "동적 플래시 타입의 아날로그 디지털 컨버터"는 전력 소모가 큰 전치 증폭기를 제거하고, 동적 래치만을 이용한 인터폴레이션 기법을 개발하여 전력 소모가 가장 큰 첫 번째 단의 비교기 수를 반으로 줄임으로써 전력 효율을 향상시키고, 입력 캐패시턴스와 칩의 면적을 감소 시킨다.
하지만, 도 1c, 1d에 도시된 플래시 타입의 아날로그 디지털 컨버터는 인터폴레이션 인자를 x2(+1 Bit)로 하였으며, 래치를 이용한 인터폴레이션의 경우 래치의 출력이 비선형적이기 때문에 인자를 확장하기 위해서 추가적으로 별도의 보정회로가 요구되는 문제점을 가진다. 예를 들면, 도 1c에 도시된 플래시 타입의 아날로그 디지털 컨버터는 인터폴레이션 인자를 x4(+2 Bit)로 증가시키기 위해서 L4의 차동 입력 크기(V01,k+ - VO1,K-)와 L5의 차동 입력 크기(V01,K+2+ - VO1,k-)가 동일한 CLK2(제 2 클럭) 타이밍(Timing)을 찾는 별도의 보정회로가 필요하다. 전술한 보정회로가 없는 경우, 도 1c에 도시된 플래시 타입의 아날로그 디지털 컨버터는 두 번째 단의 비교기가 받는 입력(첫 번째 단 비교기의 출력)이 비선형 적이기 때문에 인터폴레이션의 선형성이 낮아져서 잘못된 최종 출력을 얻게 된다. 도 1d에 도시된 플래시 타입의 아날로그 디지털 컨버터는 도 1c의 구조에 대해서 x2(+1 Bit)의 인터폴레이션에서 CLK2가 필요 없기 때문에 CLK2 없이 보다 간단하게 구현한 구조로서 원리는 도 1c와 동일하다.
도 1a 내지 도 1d에 도시된 플래시 타입의 아날로그 디지털 컨버터는 CLK2에 따른 별도의 보정회로를 필요로 하는 문제가 있다. 따라서, 플래시 타입의 아날로그 디지털 컨버터의 빠른 샘플링 속도를 유지하면서 별도의 보정회로 없이 인터폴레이션 인자를 확장하여 인터폴레이션 기법을 향상시킬 수 있는 기술을 필요로 한다.
본 실시예는 플래시 타입의 아날로그 디지털 컨버터의 빠른 샘플링 속도를 유지하면서, 별도의 보정회로의 구현 없이 인터폴레이션 인자를 확장하여 인터폴레이션 기법을 향상 시키는 시간영역 다단 인터폴레이션기법을 이용한 저전력 고속데이터 변환기를 제공하는 데 목적이 있다.
본 실시예의 일 측면에 의하면, 아날로그 디지털 변환기에 있어서, 적어도 두 개의 전압 시간 변환기(VTC: Voltage-to-Time Convertor)를 구비하며, 상기 전압 시간 변환기(VTC) 각각에서 아날로그 신호에 대응되는 아날로그 입력 전압 및 기준 전압을 입력받고 두 전압 차이를 증폭한 차동 출력(+, -)을 각각 출력하는 전압 시간 변환기열; 하나 이상의 위상 인터폴레이터(PI: Phase Interpolator)를 구비하며, 상기 위상 인터폴레이터(PI)에서 상기 차동 출력(+, -)에 대응되는 위상 인터폴레이션을 수행하여 복수의 위상 인터폴레이션 출력을 생성하는 인버터 어레이(Inverter Array); 및 복수 개의 SR 래치(Latch)를 구비하고, 상기 SR 래치 각각에서 복수의 상기 위상 인터폴레이션 출력 각각을 디지털 코드로 변환하는 래치열을 포함하는 아날로그 디지털 변환기를 제공한다.
이상에서 설명한 바와 같이 본 실시예에 의하면, 플래시 타입의 아날로그 디지털 컨버터의 빠른 샘플링 속도를 유지하면서, 별도의 보정회로의 구현 없이 인터폴레이션 인자를 확장하여 인터폴레이션 기법을 향상 시키는 있는 효과가 있다.
본 실시예에 의하면, 시간 영역 다단 인터폴레이션 기법을 이용한 저전력 아날로그 디지털 변환기에서, 추가적인 기능없이 기존의 기술보다 더 많은 비트를 얻기 위한 확장성을 가지는 구조를 갖는다.
본 실시예에 의하면, 첫 번째 단의 비교기가 줄어듦으로 전력소비, 입력 캐패시턴스, 첫 번째 단의 비교기의 오프셋 캘리브레이션의 회로의 복잡도를 줄일 수 있는 효과가 있다. 또한, 별도의 타이밍 캘리브레이션 클럭(CLK2)이 필요 없기 때문에 하드웨어 부담을 감소하는 효과가 있다.
도 1a, 1b, 1c 및 1d는 종래의 아날로그 디지털 컨버터를 설명하기 위한 도면이다.
도 2는 본 실시예에 따른 시간 영역 다단 인터폴레이션 기법을 이용한 저전력 아날로그 디지털 변환기의 아키텍쳐를 나타낸 도면이다.
도 3은 본 실시예에 따른 위상 인터폴레이터를 나타낸 도면이다.
도 4a는 본 실시예에 따른 시간 영역 다단 인터폴레이션 기법을 이용한 저전력 아날로그 디지털 변환기를 개략적으로 나타낸 블럭 구성도이다.
도 4b는 본 실시예에 따른 전압 시간 변환기의 출력 특성을 나타낸 도면이다.
도 4c는 본 실시예에 따른 전압 시간 변환기를 설명하기 위한 도면이다.
도 4d는 본 실시예에 따른 SR 래치를 설명하기 위한 도면이다.
도 5a, 5b, 5c 및 5d는 본 실시예에 따른 위상 교차점을 설명하기 위한 도면이다.
도 6a, 6b는 본 실시예에 따른 실험 결과치를 나타낸 도면이다.
이하, 본 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 2는 본 실시예에 따른 시간 영역 다단 인터폴레이션 기법을 이용한 저전력 아날로그 디지털 변환기의 아키텍쳐를 나타낸 도면이다.
본 실시예에 따른 아날로그 디지털 변환기(200)는 플래시 타입의 아날로그 디지털 컨버터의 빠른 샘플링 속도를 유지하면서, 별도의 보정회로 없이 인터폴레이션 인자를 확장하여 인터폴레이션 기법을 향상 시키고자 하는 변환기를 의미한다. 본 실시예에 따른 아날로그 디지털 변환기(200)의 아키텍처는 도 2에 도시된 바와 같다.
본 실시예에 따른 아날로그 디지털 변환기(200)가 구조적으로 종래의 아날로그 디지털 컨버터와 다른점은 첫 번째 단이 전압 시간 변환기(VTC: Voltage-to-Time Converter)열(210)로 구현되고, 전압 시간 변환기열(210)의 다음 단은 인버터 어레이(Inverter Array)(220)로 구현되는 점이다. 본 실시예에 따른 아날로그 디지털 변환기(200)는 별도의 보정회로 없이 인터폴레이션 인자를 확장하기 위해서 비선형적인 다이나믹 래치(Dynamic Latch)를 사용하지 않고, 정적 전류 없이 선형 동작이 가능한 다이나믹 증폭기를 사용한다. 본 실시예에 따른 아날로그 디지털 변환기(200)는 정적 전류가 없는 다이나믹 증폭기를 사용하였기 때문에 전력 소모가 적으며, 전압(Voltage) 입력 정보를 시간(Time) 정보로 변환할 수 있다. 본 실시예에 따른 아날로그 디지털 변환기(200)는 시간 영역 인터폴레이션을 구현하기 위해서 인버터를 이용한 위상 인터폴레이터(PI: Phase Interpolator)를 아날로그 디지털 변환기에 응용하여 별도의 CLK(클록) 인가가 필요 없기 때문에 CLK 생성기(Generator)에서 소모되는 전력이 작으며, x8(+3 Bit)의 인자를 구현하였기 때문에 전술한 인터폴레이션 인자 확장에 따른 장점들을 얻을 수 있다.
도 3은 본 실시예에 따른 위상 인터폴레이터를 나타낸 도면이다.
도 3에 도시된 위상 인터폴레이터(PI)는 시간 디지털 변환기(TDC: Time-to-Digital Converter)에서 일반적으로 이용되는 방식이다. 위상 인터폴레이터(PI)는 두 개의 위상을 인가받은 인버터를 이용하여 두 개의 위상에 대한 중간 위상(인터폴레이션 위상)을 생성하는 방식이다. 도 3에 도시된 바와 같이, 위상 인터폴레이터(PI)는 서로 다른 입력에 대하여 두 개의 인버터 출력을 연결함으로써 두 개의 위상에 대한 중간 위상(인터폴레이션 위상)을 생성한다.
도 4a는 본 실시예에 따른 시간 영역 다단 인터폴레이션 기법을 이용한 저전력 아날로그 디지털 변환기를 개략적으로 나타낸 블럭 구성도이다.
도 4a는 인터폴레이션 원리를 설명하기 위한 단위 셀의 블럭 다이어그램(Block Diagram)으로서, 본 실시예에 따른 시간 영역 다단 인터폴레이션 기법을 이용한 저전력 아날로그 디지털 변환기(200)는 전압 시간 변환기열(210), 인버터 어레이(220) 및 래치열(230)을 포함한다.
전압 시간 변환기열(210)은 복수의 전압 시간 변환기(212, 214)를 포함한다. 전압 시간 변환기열(210)의 일측은 기준 전압 생성부와 연결되며, 전압 시간 변환기열(210)의 타측은 인버터 어레이(220)와 연결된다.
전술한 기준 전압 생성부는 기준 전압(V1, V2)을 생성하고, 전압 시간 변환기열(210)의 (-)입력 단자로 기준 전압(V1, V2)을 입력한다. 기준 전압 생성부는 두 전압 Vrefp, Vrefn을 각각 공급하는 전원 사이에 직렬로 연결되어 있는 복수개의 저항(R1, R2)을 포함할 수 있다. 전압 시간 변환기열(210)의 (-)입력 단자로 입력되는 기준 전압 (V1, V2)은 Vrefp, Vrefn 두 전압 사이를 복수의 저항(R1, R2)을 사용하여 나누어진 전압에 해당된다. Vrefp, Vrefn 두 전압은 모두 양의 전압일 수 있고, Vrefp, Vrefn 두 전압 중 Vrefp는 양(+)의 전압이고 Vrefn은 음(-)의 전압일 수 있다. Vrefp, Vrefn 두 전압 중 하나는 접지 전압일 수 있다.
전압 시간 변환기열(210)은 적어도 두 개의 전압 시간 변환기(212, 214)를 구비한다. 다시 말해, 전압 시간 변환기열(210)은 제 1 전압 시간 변환기(212) 및 제 2 전압 시간 변환기(214)를 포함한다. 제 1,2 전압 시간 변환기(212, 214)는 아날로그 신호에 대응되는 아날로그 입력 전압 및 기준 전압을 입력받고 기 설정된 클록에 따라 두 전압 차이를 증폭한 차동 출력(+, -)을 각각 출력한다. 제 1,2 전압 시간 변환기(212, 214)는 전압 시간 변환기 내의 스위칭 소자의 Q가 Low인 경우 인버터 버퍼(Inverter Buffer)의 출력(VOUT +, -)을 접지(Ground)로 리셋(Reset)하거나 스위칭 소자의 Q가 High인 경우 아날로그 입력 전압 및 기준 전압의 입력의 위치에 따라 High로 전압이 상승하는 두 노드의 출력(VOUT +, -)을 서로 다른 차동 출력(+, -)으로 결정한다. 제 1 전압 시간 변환기(212)는 아날로그 입력 전압 및 제 1 기준 전압을 입력받고 기 설정된 클록에 따라 두 전압 차이를 증폭한 제 1 차동 출력(+, -)을 출력한다. 제 2 전압 시간 변환기(214)는 아날로그 입력 전압 및 제 2 기준 전압을 입력받고 기 설정된 클록에 따라 두 전압 차이를 증폭한 제 2 차동 출력(+, -)을 출력한다.
인버터 어레이(220)는 인버터 및 복수의 위상 인터폴레이터(PI)(221, 222, 223, 224, 225, 226)를 포함한다. 인버터 어레이(220)의 일측이 전압 시간 변환기열(210)에 연결되며, 인버터 어레이(220)의 타측이 래치열(230)에 연결된다. 인버터 어레이(220)는 복수의 인버터 및 복수의 위상 인터폴레이터(PI)(221, 222, 223, 224, 225, 226)의 조합으로 이루어진다.
인버터 어레이(220)는 복수 개(하나 이상의)의 위상 인터폴레이터(221, 222, 223, 224, 225, 226)를 구비한다. 인버터 어레이(220)는 하나의 위상 인터폴레이터만을 포함하여 구현될 수 있다.
복수 개의 위상 인터폴레이터(221, 222, 223, 224, 225, 226) 각각에서 차동 출력(+, -)에 대응되는 위상 인터폴레이션을 수행하여 복수의 위상 인터폴레이션 출력을 생성한다. 인버터 어레이(220)에 하나의 위상 인터폴레이터만이 포함된 경우, 하나의 위상 인터폴레이터는 차동 출력(+, -)에 대응되는 위상 인터폴레이션을 수행하여 당일 위상 인터폴레이션 출력을 생성한다.
인버터 어레이(220)는 제 1 위상 인터폴레이터(221)에서 제 1 차동 출력(-)에 대응하여 출력한 제 1 위상과 제 2 위상 인터폴레이터(222)에서 제 2 차동 출력(+)에 대응하여 출력한 제 2 위상은 차동 출력의 반대 극성끼리 위상이 동일하게 되도록 한다. 인버터 어레이(220)는 제 1 차동 출력(+, -)에 대응하는 위상차와 제 2 차동 출력(+, -)에 대응하는 위상차의 비에 근거하여 차동 출력간의 위상차가 일정한 간격을 가지고 형성된다. 인버터 어레이(220)는 제 1 차동 출력(+, -)에 대응하는 위상차와 제 2 차동 출력(+, -)에 대응하는 위상차의 비에 근거하여 제 1 차동 출력(+)의 위상과 제 2 차동 출력(+)의 위상을 인터폴레이션한 제 1 인터폴레이션 위상을 생성한다. 인버터 어레이(220)는 제 1 인터폴레이션 위상과 제 1 차동 출력(+)을 다시 한번 인터폴레이션하여 제 1 차동 출력(+)의 위상과 제 2 차동 출력(+)의 위상 간의 새로운 비를 갖는 새로운 위상을 생성한다.
인버터 어레이(220)는 제 1 인버터열(227) 및 제 2 인버터열(228)을 포함한다.
제 1 인버터열(227)은 전압 시간 변환기열(210)로부터 수신된 차동 출력(+, -)을 기반으로 위상 인터폴레이터(PI) 내의 적어도 두 개의 인버터 출력을 연결하여 제 1 위상 인터폴레이션 출력을 생성한다. 제 1 인버터열(227)은 적어도 두 개의 위상 인터폴레이터(221, 222)를 구비한다. 다시 말해, 제 1 인버터열(227)은 제 1 위상 인터폴레이터(221) 및 제 2 위상 인터폴레이터(222)를 포함한다.
제 1 위상 인터폴레이터(221)는 제 1 차동 출력(+, -)과 제 2 차동 출력(+)을 입력받으며, 제 1 차동 출력(+)의 위상과 제 2 차동 출력(+)의 위상을 인터폴레이션한 제 1 인터폴레이션 위상을 포함하는 제 1 위상을 출력한다. 제 2 위상 인터폴레이터(222)는 제 2 차동 출력(+, -)과 제 2 차동 출력(-)을 입력받으며, 제 1 차동 출력(-)의 위상과 제 2 차동 출력(-)의 위상을 인터폴레이션한 제 2 인터폴레이션 위상을 포함하는 제 2 위상을 출력한다.
제 2 인버터열(228)은 적어도 네 개의 위상 인터폴레이터(223, 224, 225, 226)를 구비한다. 다시 말해, 제 2 인버터열(228)은 제 3 위상 인터폴레이터(223), 제 4 위상 인터폴레이터(224), 제 5 위상 인터폴레이터(225) 및 제 6 위상 인터폴레이터(226)를 포함한다. 제 2 인버터열(228)은 차동 출력(+, -)과 제 1 위상 인터폴레이션 출력을 기반으로 위상 인터폴레이터(PI) 내의 적어도 두 개의 인버터 출력을 연결하여 복수의 제 2 위상 인터폴레이션 출력을 생성한다.
제 3 위상 인터폴레이터(223)는 제 1 차동 출력(+), 제 1 인터폴레이션 위상, 제 1 위상을 입력받으며, 제 1 차동 출력(+)의 위상과 제 1 인터폴레이션 위상을 인터폴레이션한 제 3 인터폴레이션 위상을 포함하는 제 3 위상을 출력한다. 제 4 위상 인터폴레이터(224)는 제 1 위상, 제 1 인터폴레이션 위상, 제 2 차동 출력(+)을 입력받으며, 제 1 인터폴레이션 위상과 제 2 차동 출력(+)의 위상을 인터폴레이션한 제 4 인터폴레이션 위상을 포함하는 제 4 위상을 출력한다.
제 5 위상 인터폴레이터(225)는 제 2 위상, 제 1 차동 출력(-), 제 2 인터폴레이션 위상을 입력받으며, 제 1 차동 출력(-), 제 2 인터폴레이션 위상의 제 5 중간 위상을 포함하는 제 5 위상을 출력한다. 제 6 위상 인터폴레이터(226)는 제 2 위상, 제 2 인터폴레이션 위상, 제 1 차동 출력(+)을 입력받으며, 제 2 인터폴레이션 위상과 제 1 차동 출력(+)의 위상을 인터폴레이션한 제 6 인터폴레이션 위상을 포함하는 제 6 위상을 출력한다.
래치열(230)은 복수의 SR 래치(232)를 포함한다. 래치열(230)은 인버터 어레이(220)에 연결된다. SR 래치(232)는 위상 인터폴레이션 출력 각각을 디지털 코드로 변환한다. SR 래치(232)는 복수의 위상 인터폴레이션 출력을 수신한 후 'S 입력 신호' 및 'R 입력 신호' 중 먼저 High가 되는 신호에 의해서 Low를 출력하여 온도계 코드(Thermometer Code)로 변환한다.
이하, 시간 영역 다단 인터폴레이션 기법을 이용한 저전력 아날로그 디지털 변환기의 동작에 대해 설명한다.
제 1,2 전압 시간 변환기(212, 214)는 입력 전압의 차이에 의해서 0.35 ps/mV의 시간 이득(Time Gain)으로 설계 되었으며, 1LSB = 12.5 mVdiff,pp 이기 때문에 1LSBtime = 4.375 ps 이다. 제 1,2 전압 시간 변환기(212, 214)의 동작 원리는 Q가 Low일 때 인버터 버퍼(Inverter Buffer)의 출력(VOUT +, -)을 접지(Ground)로 리셋(Reset)하고, Q가 High일 때 입력의 위치에 따라서 High로 전압이 상승하는 두 노드(VOUT +, -)의 슬로프(Slope)(= 위상)를 다르게 결정한다. 제 1,2 전압 시간 변환기(212, 214)는 전술한 슬로프(= 위상)를 인버터 어레이(220)를 이용한 위상 인터폴레이터(PI)(221, 222, 223, 224, 225, 226)로 입력의 위치에 따른 각각의 위상교차점(Phase-Crossing Point)(= 위상 인터폴레이션 출력)를 생성하여 제 1,2 전압 시간 변환기(212, 214) 사이에 총 9개(OUT1 ~ OUT9)의 '위상교차점(= 위상 인터폴레이션 출력)'을 생성할 수 있다.
위상교차점은 래치열(230)에 포함된 SR 래치(232)에 의해서 'S 입력 신호'와 'R 입력 신호' 중 먼저 또는 나중에 High가 되는 신호에 의해서 Low 또는 High를 출력하여 온도계 코드(Thermometer Code)로 변환된다. 예컨대, 'OUT5'를 출력하는 SR 래치(232)의 'R 입력 신호'가 'S 입력 신호'보다 빠를 경우 'OUT5'와 이하 출력은 High가 되고, 이와 반대로 'S 입력 신호'가 더 빠를 경우 'OUT5' 이상 출력은 Low가 되어 온도계 출력을 생성한다.
도 4b는 본 실시예에 따른 전압 시간 변환기의 출력 특성을 나타낸 도면이다.
제 1,2 전압 시간 변환기(212, 214)는 기준 전압(V1, V2)과 아날로그 신호에 대응되는 아날로그 입력 전압(Vin)의 차이를 증폭해서 출력한다. 제 1,2 전압 시간 변환기(212, 214)는 기준 전압(V1, V2)과 아날로그 입력 전압(Vin)을 입력받는다. 기준 전압(V1, V2)은 제 1,2 전압 시간 변환기(212, 214)의 (-)입력 단자로 입력되고 아날로그 입력 전압(Vin)은 제 1,2 전압 시간 변환기(212, 214)의 각 (+)입력 단자로 입력된다. 클럭 생성기에 의해 클록이 온상태가 되면 온상태가 된 시점에서 기준 전압(V1, V2)과 아날로그 입력 전압(Vin)의 차를 각각 증폭하여 차동 형태의 신호{(A1+, A1-), (A2+, A2-)}를 출력한다. 여기서, 차동 형태의 신호{(A1+, A1-), (A2+, A2-)}는 각각 '차동 출력 신호쌍'이라고 할 수 있다.
도 4b에 도시된 파형은 제 1,2 전압 시간 변환기(212, 214)로 표현된 회로에서 양단의 인버터를 제외하고 양단 인버터의 입력 노드의 파형을 나타낸다. 제 1,2 전압 시간 변환기(212, 214) 내의 스위칭 소자의 Q가 Low인 경우, 제 1,2 전압 시간 변환기(212, 214)의 출력은 VDD(High)로 리셋(Reset)된다. 반면, 제 1,2 전압 시간 변환기(212, 214) 내의 스위칭 소자의 Q가 High인 경우, VDD → GND(High → Low)로 전압이 떨어지게 된다. VDD → GND(High → Low)로 전압이 떨어질 때, 입력의 위치에 따라 VDD부터 GND로 전압이 떨어지는 속도(기울기)가 다르게 되기 때문에 도 4b에 도시된 바와 같이, 두 차동 출력이 동일하게 VDD에서 GND로 변하지만, 입력의 크기에 따라 떨어지는 시간차(위상차)가 발생하게 된다.
도 4c는 본 실시예에 따른 전압 시간 변환기를 설명하기 위한 도면이다.
제 1,2 전압 시간 변환기(212, 214)는 도 4c에 도시된 바와 같이, 차동증폭기로서, 복수의 개의 N채널 또는 P채널의 MOSFET으로 구현될 수 있으며, 출력값을 캘리브레이션하기 위한 트랜지스터(VCAL+, VCAL-)를 포함하여 구현될 수 있다.
도 4d는 본 실시예에 따른 래치열을 설명하기 위한 도면이다.
도 4d는 래치열(230)에 포함된 SR 래치(232)의 동작을 나타낸 도면이다. 래치열(230)은 복수개의 SR 래치(232)를 포함한다.
SR 래치(232)는 S(Set), R(Reset) 두 가지 입력과 Q, Q' 두 가지 출력을 가진다. 예컨대, S = 1, R = 0 이면, S가 1이므로 Set 상태가 되어서 출력은 Q = 1, Q' = 0 이 된다. S = 0, R = 0 이면, 두 개의 입력이 모두 '0'이므로 출력은 이전 출력 상태에 의해 결정된다. 이전 출력이 Q = 1, Q' = 0 이면 S = 0, R = 0 일때 출력도 Q = 1, Q' = 0 이 된다. S = 0, R = 1 이면, R이 1이므로 리셋 상태가 되어서 출력은 Q = 0, Q' = 1 이 된다. S = 0, R = 0 이면, 두 개의 입력이 모두 '0'이므로 출력은 이전 출력 상태에 의해 결정된다. 이전 출력이 Q = 0, Q' = 1 이면 S = 0, R = 0 일때 출력도 Q = 0, Q' = 1 이 된다. S = 1, R = 1 이면, 출력은 Q = 0, Q' = 0 이 된다.
래치열(230)은 도 4a의 인버터 어레이(220) 다음에 복수개의 SR 래치(232)를 추가해서 다단 래치를 생성한다. 이때 추가된 복수개의 SR 래치는 클록 신호 없이 앞의 인버터 어레이(220)의 출력값을 입력값으로 받아서 출력 상태를 결정한다. 여기서, 래치열(230)을 추가시키면 전압 시간 변환기열(210)의 전압 시간 변환기 개수를 줄여 전력 소모를 줄이면서 높은 정밀도를 구현할 수 있다. 다시 말해, 전압 시간 변환기열(210)의 래치의 수는 정밀도 n비트에 대해 2n 개의 지수 함수에 비례하여 증가하기 때문에 높은 정밀도를 구현하기 위해서는 래치의 수가 많아야 된다.
도 4d에 도시된 SR 래치(232)는 랜드 기반의 SR 래치(NAND-Based SR Latch)로서, 본 실시예의 시뮬레이션 결과인 도 6a의 (a)와 같이 리셋없이 3GHz 동안 온전히 값을 유지하기 위하여 도 4d에 도시된 바와 같이 SR 래치를 직렬로 두 단 사용한다. SR 래치(232)는 리셋 위상(Reset Phase)(Q = low)에서 'S = R = low'의 조건을 갖는다. 컨버전 위상(Conversion Phase)(Q = high)에서 'S'와 'R'이 모두 High가 되지만, 입력에 따라 High로 가는 위상의 차이가 있고, 이러한 차이에 따라 래치 출력이 결정된다.
도 5a, 5b, 5c 및 5d는 본 실시예에 따른 위상 교차점을 설명하기 위한 도면이다.
도 5a 내지 5c는 입력의 위치에 따른 위상 교차점이 생성되는 과정을 나타낸다. 도 5a, 5b, 5c는 각각의 입력 위치에 따라서 생성되는 위상을 첫 번째 단의 인버터 출력인 O1-4에 대한 값으로 치환 했을 때의 위상을 나타낸다. 도 5a의 경우, 제 1,2 전압 시간 변환기(212, 214) 가운데 위치에 대한 입력이기 때문에 제 1,2 전압 시간 변환기(212, 214)에 대한 차동 출력의 반대 극성끼리 슬로프(= 위상)와 동일하게 되고, SR 래치(232)의 교차점(Crossing Point)은 'OUT5'를 출력하는 래치에서 발생하게 된다.
도 5b의 경우 'OUT7'의 교차점에 대한 입력으로 입력이 상위 전압 시간 변환기에 더 가깝고(= 입력과 기준 전압 사이의 차이가 더 적기 때문에), 전압 시간 변환기의 동작이 선형적이기 때문에 'O1 & O2'의 위상차(Phase Difference)와 'O3 & O4'의 위상차의 비가 2:6으로 도 5b에 도시된 바와 같이 Oi 간의 위상차가 일정한 간격을 가지고 형성된다. 그러므로 O1과 O3의 중간 위상을 인버터를 이용하여 생성(I1&3)하고, 생성된 위상(I1&3)과 O2의 인버터 출력(I2)의 위상을 비교하여 'OUT7'의 교차점을 생성한다.
도 5c의 경우 +3 Bit의 인터폴레이션을 결정하는 교차점의 실시예로 'OUT8'의 교차점에 해당하는 입력에 대한 상황을 나타낸다. 도 5b의 경우와 유사하게 'O1 & O2'의 위상차와 'O3 & O4'의 위상차의 비가 1:7이기 때문에 도 5c에 도시된 바와 같이, O1과 O3의 중간 위상과 O1을 다시 한 번 위상 인터폴레이션하여 O1과 O3의 비가 1:3인 새로운 위상을 생성할 수 있다. 전술한 과정에 의해 생성된 위상과 O2의 인버터 출력(I2)의 위상을 비교하여 OUT8의 교차점을 생성한다.
도 6a, 6b는 본 실시예에 따른 실험 결과치를 나타낸 도면이다.
도 6a, 6b는 6 Bit 3GS/s의 샘플링 주파수(Sampling Frequency)에서 정적 동작을 확인하기 위한 램프(Ramp) 입력에 대한 출력을 나타낸 도면이다. 도 6a의 (a)는 도 4a의 단위 셀에서 램프 입력에 대한 'OUT9' 내지 'OUT1'에 해당하는 출력을 나타낸다. 도 6a의 (b)는 6 Bit 아날로그 디지털 컨버터에 램프 입력을 인가하여 얻은 최종 디지털 출력을 이상적 디지털 아날로그 변환기(Ideal DAC)로 복원한 출력을 나타낸다. 도 6a의 (a)에 도시된 바와 같이, 30 Samples/LSB로 입력을 인가한 경우, 최고 4 Samples 만큼의 교차점이 틀어졌으며, 4/30 Samples 만큼의 크기는 0.133 LSB로 아주 작은 에러(Error)가 발생한다. 따라서, 단위 셀 안에서 충분한 교차점을 구현하였음을 확인할 수 있다. 도 6a의 (b)는 6 Samples/Code로 램프 입력을 인가한 후 미싱 코드(Missing Code)없이 모든 코드가 출력된 것을 확인할 수 있다.
도 6b는 동적 성능을 확인하기 위한 나이퀴스트(Nyquist) 입력(≒ 1.5 GHz)에 대한 출력으로 도 6b의 (a)는 이상적 디지털 아날로그 변환기에 의해 복원된 출력을 나타낸 예시도이다. 도 6b의 (b)는 SFDR 결과만 보여주는 그래프로 고조파(Harmonic) 성분들을 나타낸 예시도이고, 도 6b의 (c)는 SNDR(Signal-to-Noise Distortion Ratio)에 근거한 ENOB(Effective Number of Bit)과 구조의 전력소모를 나타낸 예시도이다.
스키메틱(Schematic)에 대한 성능 검증 결과로서 본 발명의 동작이 실제로 가능한지 여부에 대한 지표로 활용될 수 있다. ENOB에서 알 수 있듯이 6bit 3GS/s 설계에 대해서 - 0.02 Bit의 손실만을 가지고 설계되었기 때문에 올바른 동작을 한다는 것을 확인할 수 있다.
이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
200: 아날로그 디지털 변환기 210: 전압 시간 변환기열
212: 제 1 전압 시간 변환기 214: 제 2 전압 시간 변환기
220: 인버터 어레이 221: 제 1 위상 인터폴레이터
222: 제 2 위상 인터폴레이터 223: 제 3 위상 인터폴레이터
224: 제 4 위상 인터폴레이터 225: 제 5 위상 인터폴레이터
226: 제 6 위상 인터폴레이터 230: 래치열
232: SR 래치

Claims (8)

  1. 아날로그 디지털 변환기에 있어서,
    적어도 두 개의 전압 시간 변환기(VTC: Voltage-to-Time Convertor)를 구비하며, 상기 전압 시간 변환기(VTC) 각각에서 아날로그 신호에 대응되는 아날로그 입력 전압 및 기준 전압을 입력받고 두 전압 차이를 증폭한 차동 출력(+, -)을 각각 출력하는 전압 시간 변환기열;
    하나 이상의 위상 인터폴레이터(PI: Phase Interpolator)를 구비하며, 상기 위상 인터폴레이터(PI)에서 상기 차동 출력(+, -)에 대응되는 위상 인터폴레이션을 수행하여 복수의 위상 인터폴레이션 출력을 생성하는 인버터 어레이(Inverter Array); 및
    복수 개의 SR 래치(Latch)를 구비하고, 상기 SR 래치 각각에서 복수의 상기 위상 인터폴레이션 출력 각각을 디지털 코드로 변환하는 래치열
    을 포함하는 아날로그 디지털 변환기.
  2. 제 1 항에 있어서,
    상기 전압 시간 변환기열은,
    아날로그 입력 전압 및 제 1 기준 전압을 입력받고 두 전압 차이를 증폭한 제 1 차동 출력(+, -)을 출력하는 제 1 전압 시간 변환기; 및
    아날로그 입력 전압 및 제 2 기준 전압을 입력받고 두 전압 차이를 증폭한 제 2 차동 출력(+, -)을 출력하는 제 2 전압 시간 변환기
    를 포함하는 것을 특징으로 하는 아날로그 디지털 변환기.
  3. 제 2 항에 있어서,
    상기 인버터 어레이는,
    적어도 두 개의 위상 인터폴레이터(PI)를 구비하며, 상기 전압 시간 변환기열로부터 수신된 상기 차동 출력(+, -)을 기반으로 상기 위상 인터폴레이터(PI) 내의 적어도 두 개의 인버터 출력을 연결하여 제 1 위상 인터폴레이션 출력을 생성하는 제 1 인버터열; 및
    적어도 네 개의 위상 인터폴레이터(PI)를 구비하며, 상기 차동 출력(+, -)과 상기 제 1 위상 인터폴레이션 출력을 기반으로 상기 위상 인터폴레이터(PI) 내의 적어도 두 개의 인버터 출력을 연결하여 제 2 위상 인터폴레이션 출력을 생성하는 제 2 인버터열
    을 포함하는 것을 특징으로 하는 아날로그 디지털 변환기.
  4. 제 3 항에 있어서,
    상기 제 1 인버터열은,
    상기 제 1 차동 출력(+, -)과 상기 제 2 차동 출력(+)을 입력받으며, 상기 제 1 차동 출력(+)과 상기 제 2 차동 출력(+)의 위상을 인터폴레이션한 제 1 인터폴레이션 위상을 포함하는 제 1 위상을 출력하는 제 1 위상 인터폴레이터; 및
    상기 제 2 차동 출력(+, -)과 상기 제 2 차동 출력(-)을 입력받으며, 상기 제 1 차동 출력(-)과 상기 제 2 차동 출력(-)의 위상을 인터폴레이션한 제 2 인터폴레이션 위상을 포함하는 제 2 위상을 출력하는 제 2 위상 인터폴레이터
    를 포함하는 것을 특징으로 하는 아날로그 디지털 변환기.
  5. 제 4 항에 있어서,
    상기 제 2 인버터열은,
    상기 제 1 차동 출력(+), 상기 제 1 인터폴레이션 위상, 상기 제 1 위상을 입력받으며, 상기 제 1 차동 출력(+)의 위상과 상기 제 1 인터폴레이션 위상을 인터폴레이션 한 제 3 인터폴레이션 위상을 포함하는 제 3 위상을 출력하는 제 3 위상 인터폴레이터;
    상기 제 1 위상, 상기 제 1 인터폴레이션 위상, 상기 제 2 차동 출력(+)을 입력받으며, 상기 제 1 인터폴레이션 위상과 상기 제 2 차동 출력(+)의 위상을 인터폴레이션한 제 4 인터폴레이션 위상을 포함하는 제 4 위상을 출력하는 제 4 위상 인터폴레이터;
    상기 제 2 위상, 상기 제 1 차동 출력(-), 상기 제 2 인터폴레이션 위상을 입력받으며, 상기 제 1 차동 출력(-)과 상기 제 2 인터폴레이션 위상을 인터폴레이션한 제 5 인터폴레이션 위상을 포함하는 제 5 위상을 출력하는 제 5 위상 인터폴레이터; 및
    상기 제 2 위상, 상기 제 2 인터폴레이션 위상, 상기 제 1 차동 출력(+)을 입력받으며, 상기 제 2 인터폴레이션 위상과 상기 제 1 차동 출력(+)의 위상을 인터폴레이션한 제 6 인터폴레이션 위상을 포함하는 제 6 위상을 출력하는 제 6 위상 인터폴레이터
    를 포함하는 것을 특징으로 하는 아날로그 디지털 변환기.
  6. 제 2 항에 있어서,
    상기 인버터 어레이는,
    상기 제 1 차동 출력(-)에 대응하여 출력한 상기 제 1 위상과 상기 제 2 차동 출력(+)에 대응하여 출력한 상기 제 2 위상은 차동 출력의 반대 극성끼리 위상이 동일하게 되도록 하는 것을 특징으로 하는 아날로그 디지털 변환기.
  7. 제 2 항에 있어서,
    상기 인버터 어레이는,
    상기 제 1 차동 출력(+, -)에 대응하는 위상차(Phase Difference)와 상기 제 2 차동 출력(+, -)에 대응하는 위상차의 비에 근거하여 차동 출력간의 위상차가 일정한 간격을 가지고 형성되는 것을 특징으로 하는 아날로그 디지털 변환기.
  8. 제 2 항에 있어서,
    상기 인버터 어레이는,
    상기 제 1 차동 출력(+, -)에 대응하는 위상차와 상기 제 2 차동 출력(+, -)에 대응하는 위상차의 비에 근거하여 상기 제 1 차동 출력(+)의 위상과 상기 제 2 차동 출력(+)의 위상을 인터폴레이션한 제 1 인터폴레이션 위상과 상기 제 1 차동 출력(+)의 위상을 다시 한번 인터폴레이션하여 상기 제 1 차동 출력(+)의 위상과 상기 제 2 차동 출력(+)의 위상 간의 새로운 비를 갖는 새로운 위상을 생성하는 것을 특징으로 하는 아날로그 디지털 변환기.
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