JPS6243571B2 - - Google Patents
Info
- Publication number
- JPS6243571B2 JPS6243571B2 JP54093744A JP9374479A JPS6243571B2 JP S6243571 B2 JPS6243571 B2 JP S6243571B2 JP 54093744 A JP54093744 A JP 54093744A JP 9374479 A JP9374479 A JP 9374479A JP S6243571 B2 JPS6243571 B2 JP S6243571B2
- Authority
- JP
- Japan
- Prior art keywords
- converter
- voltage
- bit
- circuit
- successive approximation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 8
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は、ビツト桁数の少ないＤ／Ａ変換器を
利用したＡ／Ｄ変換器に関する。
利用したＡ／Ｄ変換器に関する。
一般に逐次比較型Ａ／Ｄ変換器は精度、変換速
度の両面で優れた特性を有しており広く用いられ
ている。第１図は従来使用されている逐次比較型
Ａ／Ｄ変換器の基本構成を示す。第１図において
端子１に加えられたアナログ入力信号Ｖaは、電
圧比較器２で局部復号器と呼ばれるＤ／Ａ変換器
３の出力電圧と比較される。この比較された結果
の大小関係は、「１」または「０」の符号として
逐次比較用レジスタ４の第１ビツト目に供給され
る。この結果はＤ／Ａ変換器３のデイジタル入力
の第１ビツト目に入力されるため、Ｄ／Ａ変換器
３にはこの入力に対応した新しい電圧が発生す
る。この電圧を基準としてアナログ入力信号は電
圧比較器２で再び比較され、この比較結果は逐次
比較用レジスタ４の第２ビツト目に供給される。
この第２ビツト目の内容は先の第１ビツト目の内
容と共にＤ／Ａ変換器３の第１、第２ビツト目に
入力され、Ｄ／Ａ変換器３にはさらに新しい電圧
が発生する。この新しい電圧を基準としてアナロ
グ入力電圧Ｖaは再度電圧比較器２で比較され、
この比較結果は逐次比較用レジスタ４の第３ビツ
ト目に供給される。以下この過程を所定のビツト
数（逐次比較用レジスタ４およびＤ／Ａ変換器３
のビツトの桁数）だけ繰り返してＡ／Ｄ変換動作
を完了する。第２図は上記過程におけるＤ／Ａ変
換器３の出力電圧の推移を示したものである。す
なわち、第１ビツト目のステツプではアナログ入
力電圧Ｖaはフルスケール電圧（Ａ／Ｄ変換器の
許容最大入力電圧）の２分の１と比較され、第２
ビツト目のステツプでは第１ビツト目の大小関係
に応じてさらに２分の１電圧（フルスケール電圧
の４分の１）が加算（または減算）される。以下
これを繰り返しＤ／Ａ変換器３の出力はアナログ
入力電圧Ｖaに収れんして行く。この状況は次式
で示すことが出来る。
度の両面で優れた特性を有しており広く用いられ
ている。第１図は従来使用されている逐次比較型
Ａ／Ｄ変換器の基本構成を示す。第１図において
端子１に加えられたアナログ入力信号Ｖaは、電
圧比較器２で局部復号器と呼ばれるＤ／Ａ変換器
３の出力電圧と比較される。この比較された結果
の大小関係は、「１」または「０」の符号として
逐次比較用レジスタ４の第１ビツト目に供給され
る。この結果はＤ／Ａ変換器３のデイジタル入力
の第１ビツト目に入力されるため、Ｄ／Ａ変換器
３にはこの入力に対応した新しい電圧が発生す
る。この電圧を基準としてアナログ入力信号は電
圧比較器２で再び比較され、この比較結果は逐次
比較用レジスタ４の第２ビツト目に供給される。
この第２ビツト目の内容は先の第１ビツト目の内
容と共にＤ／Ａ変換器３の第１、第２ビツト目に
入力され、Ｄ／Ａ変換器３にはさらに新しい電圧
が発生する。この新しい電圧を基準としてアナロ
グ入力電圧Ｖaは再度電圧比較器２で比較され、
この比較結果は逐次比較用レジスタ４の第３ビツ
ト目に供給される。以下この過程を所定のビツト
数（逐次比較用レジスタ４およびＤ／Ａ変換器３
のビツトの桁数）だけ繰り返してＡ／Ｄ変換動作
を完了する。第２図は上記過程におけるＤ／Ａ変
換器３の出力電圧の推移を示したものである。す
なわち、第１ビツト目のステツプではアナログ入
力電圧Ｖaはフルスケール電圧（Ａ／Ｄ変換器の
許容最大入力電圧）の２分の１と比較され、第２
ビツト目のステツプでは第１ビツト目の大小関係
に応じてさらに２分の１電圧（フルスケール電圧
の４分の１）が加算（または減算）される。以下
これを繰り返しＤ／Ａ変換器３の出力はアナログ
入力電圧Ｖaに収れんして行く。この状況は次式
で示すことが出来る。
｛k1（１／２）＋k2（１／２）２＋k3（１／２）３＋…
… ＋ｋo（１／２）n｝ＶFS＝ＶC (1) ここで、ＶCはＤ／Ａ変換器３の出力電圧、ＶF
Ｓはフルスケール電圧である。また、k1……ｋoは
各ステツプにおけるアナログ入力電圧との比較結
果により決定される係数で、大小関係に応じて
「１」または「０」の値をとる。
… ＋ｋo（１／２）n｝ＶFS＝ＶC (1) ここで、ＶCはＤ／Ａ変換器３の出力電圧、ＶF
Ｓはフルスケール電圧である。また、k1……ｋoは
各ステツプにおけるアナログ入力電圧との比較結
果により決定される係数で、大小関係に応じて
「１」または「０」の値をとる。
以上のように従来の逐次比較型Ａ／Ｄ変換器で
高精度Ａ／Ｄ変換器を構成する場合、高精度でか
つ桁数の多いＤ／Ａ変換器を必要とし、しかも低
位桁のビツトでは極めて精度の高い電圧比較処理
を必要としていた。このことは必然的に価格の上
昇をもたらし、高精度逐次比較的Ａ／Ｄ変換器を
高価なものとしていた。
高精度Ａ／Ｄ変換器を構成する場合、高精度でか
つ桁数の多いＤ／Ａ変換器を必要とし、しかも低
位桁のビツトでは極めて精度の高い電圧比較処理
を必要としていた。このことは必然的に価格の上
昇をもたらし、高精度逐次比較的Ａ／Ｄ変換器を
高価なものとしていた。
本発明の目的は、上記した従来の高精度逐次比
較型Ａ／Ｄ変換器の欠点をなくし、高精度部品の
使用点数を低減した逐次比較型Ａ／Ｄ変換器を提
供することにある。
較型Ａ／Ｄ変換器の欠点をなくし、高精度部品の
使用点数を低減した逐次比較型Ａ／Ｄ変換器を提
供することにある。
本発明においては上記従来技術の欠点をなくす
ため、Ａ／Ｄ変換器で必要とするビツト数よりも
少ないビツト数のＤ／Ａ変換器を局部復号器とし
て複数回使用するようになして高ビツトＡ／Ｄ変
換器を実現するものである。
ため、Ａ／Ｄ変換器で必要とするビツト数よりも
少ないビツト数のＤ／Ａ変換器を局部復号器とし
て複数回使用するようになして高ビツトＡ／Ｄ変
換器を実現するものである。
以下図面に示した実施例により本発明を詳細に
説明する。第３図は本発明における処理過程の原
理説明図である。第３図では３ビツトＤ／Ａ変換
器を使用して６ビツトＡ／Ｄ変換器を構成する場
合について示している。第３図において上位３ビ
ツトは従来の逐次比較型Ａ／Ｄ変換器と同じ操作
が行なわれる。第４ビツト目以降では第３ビツト
目で設定された電圧区間（使用Ｄ／Ａ変換器で分
解し得る最小電圧区間幅、以下LSBと呼ぶ。）部
分のみを抽出して、この部分のみをＤ／Ａ変換器
のフルスケール電圧迄増幅してＡ／Ｄ変換過程を
続行する。すなわち第３図の例では、１回のＡ／
Ｄ変換過程において３ビツトＤ／Ａ変換器を２回
繰返し使用することにより６ビツト精度を得てい
る。
説明する。第３図は本発明における処理過程の原
理説明図である。第３図では３ビツトＤ／Ａ変換
器を使用して６ビツトＡ／Ｄ変換器を構成する場
合について示している。第３図において上位３ビ
ツトは従来の逐次比較型Ａ／Ｄ変換器と同じ操作
が行なわれる。第４ビツト目以降では第３ビツト
目で設定された電圧区間（使用Ｄ／Ａ変換器で分
解し得る最小電圧区間幅、以下LSBと呼ぶ。）部
分のみを抽出して、この部分のみをＤ／Ａ変換器
のフルスケール電圧迄増幅してＡ／Ｄ変換過程を
続行する。すなわち第３図の例では、１回のＡ／
Ｄ変換過程において３ビツトＤ／Ａ変換器を２回
繰返し使用することにより６ビツト精度を得てい
る。
第４図は第３図に示したＡ／Ｄ変換過程を実現
する一実施例を示すブロツク図である。第４図に
おいて端子１に印加されたアナログ入力電圧は、
図の実線位置にセツトされたスイツチ５を経て電
圧比較器２に至る。この状態で第３図における第
１〜３ビツトの処理が行なわれ、この処理が終了
した時点で一時記憶回路６（例えばパラレルイ
ン・パラレルアウトシフトレジスタ）に記憶され
る。
する一実施例を示すブロツク図である。第４図に
おいて端子１に印加されたアナログ入力電圧は、
図の実線位置にセツトされたスイツチ５を経て電
圧比較器２に至る。この状態で第３図における第
１〜３ビツトの処理が行なわれ、この処理が終了
した時点で一時記憶回路６（例えばパラレルイ
ン・パラレルアウトシフトレジスタ）に記憶され
る。
ここでこの３ビツト目終了時点のアナログ電圧
（Ｄ／Ａ変換器３の出力電圧）はサンプル・ホー
ルド回路７で保持された後減算回路８でアナログ
入力電圧から減算され、この減算結果は増幅器９
でフルスケール電圧迄増幅される。ここで増幅器
９の利得は、使用するＤ／Ａ変換器３のビツト数
から決定される。例えば第３図の例では３ビツト
であるから利得は８（18dB）あればよい。次に
逐次比較レジスタ４が最終ビツトを終了したパル
スを検出してタイミング調整回路４１が作動し、
サンプルホールド回路７を駆動した後所定の時間
遅れの後スイツチ５が点線位置に切換えられる。
これにより増幅器９の出力電圧は電圧比較器２に
供給され、逐次比較用レジスタ４およびＤ／Ａ変
換器３により２回目のサイクル（第３図における
第４〜６ビツトの処理）が行なわれ、この結果は
一時記憶回路１０に記憶される。このようにして
記憶された一時記憶回路６および１０の内容が
Ａ／Ｄ変換の結果として並列出力される。なお第
３ビツトから第４ビツトに移行する際のＤ／Ａ変
換器出力のアナログ電圧は、第３ビツト目の結果
が「１」の場合（k3＝１）は第４図に示した回路
でよいが、「０」の場合（k3＝０）はＤ／Ａ変換
器３のデイジタル入力値から1LSB分だけ差し引
いたレベルをサンプル・ホールド回路７に供給し
なければならない。第５図はこの処理を行なうた
めの回路である。すなわち、逐次比較用レジスタ
４の出力はデイジタル減算回路１１に供給され、
ここで1LSBのデイジタル減算が行なわれ、減算
結果は切替スイツチ１２を経てＤ／Ａ変換器３に
至る。この切替スイツチ１２は常時、逐次比較用
レジスタ４とＤ／Ａ変換器３とを接続する方向に
あり、Ｄ／Ａ変換器３の前半の動作、すなわち第
１〜３ビツト目の処理が終了した時点で逐次比較
用レジスタ４の最終ビツト（第５図では第３ビツ
ト目）の符号が「０」の場合は減算回路１１の出
力がＤ／Ａ変換器３に接続される方向に切替えら
れる。この場合、Ａ／Ｄ変換器のデイジタル出力
としては逐次比較用レジスタ４の出力指示が使用
されることは勿論である。
（Ｄ／Ａ変換器３の出力電圧）はサンプル・ホー
ルド回路７で保持された後減算回路８でアナログ
入力電圧から減算され、この減算結果は増幅器９
でフルスケール電圧迄増幅される。ここで増幅器
９の利得は、使用するＤ／Ａ変換器３のビツト数
から決定される。例えば第３図の例では３ビツト
であるから利得は８（18dB）あればよい。次に
逐次比較レジスタ４が最終ビツトを終了したパル
スを検出してタイミング調整回路４１が作動し、
サンプルホールド回路７を駆動した後所定の時間
遅れの後スイツチ５が点線位置に切換えられる。
これにより増幅器９の出力電圧は電圧比較器２に
供給され、逐次比較用レジスタ４およびＤ／Ａ変
換器３により２回目のサイクル（第３図における
第４〜６ビツトの処理）が行なわれ、この結果は
一時記憶回路１０に記憶される。このようにして
記憶された一時記憶回路６および１０の内容が
Ａ／Ｄ変換の結果として並列出力される。なお第
３ビツトから第４ビツトに移行する際のＤ／Ａ変
換器出力のアナログ電圧は、第３ビツト目の結果
が「１」の場合（k3＝１）は第４図に示した回路
でよいが、「０」の場合（k3＝０）はＤ／Ａ変換
器３のデイジタル入力値から1LSB分だけ差し引
いたレベルをサンプル・ホールド回路７に供給し
なければならない。第５図はこの処理を行なうた
めの回路である。すなわち、逐次比較用レジスタ
４の出力はデイジタル減算回路１１に供給され、
ここで1LSBのデイジタル減算が行なわれ、減算
結果は切替スイツチ１２を経てＤ／Ａ変換器３に
至る。この切替スイツチ１２は常時、逐次比較用
レジスタ４とＤ／Ａ変換器３とを接続する方向に
あり、Ｄ／Ａ変換器３の前半の動作、すなわち第
１〜３ビツト目の処理が終了した時点で逐次比較
用レジスタ４の最終ビツト（第５図では第３ビツ
ト目）の符号が「０」の場合は減算回路１１の出
力がＤ／Ａ変換器３に接続される方向に切替えら
れる。この場合、Ａ／Ｄ変換器のデイジタル出力
としては逐次比較用レジスタ４の出力指示が使用
されることは勿論である。
第６図は本発明の他の実施例を示すもので、本
実施例においては、第４図におけるサンプル・ホ
ールド回路７の代りに第２のＤ／Ａ変換器３′が
用いられている。Ｄ／Ａ変換器３および３′は同
型のものでよく、またＤ／Ａ変換器用基準電圧源
も共通に使用し得る。
実施例においては、第４図におけるサンプル・ホ
ールド回路７の代りに第２のＤ／Ａ変換器３′が
用いられている。Ｄ／Ａ変換器３および３′は同
型のものでよく、またＤ／Ａ変換器用基準電圧源
も共通に使用し得る。
また、第５図において、逐次比較用レジスタ４
の出力側およびデイジタル減算回路１１の出力側
に３−ステートの素子を使用すれば、切替スイツ
チ１２は不要となる。このことは第６図において
も同様にして切替スイツチ１２を不要にすること
が出来る。
の出力側およびデイジタル減算回路１１の出力側
に３−ステートの素子を使用すれば、切替スイツ
チ１２は不要となる。このことは第６図において
も同様にして切替スイツチ１２を不要にすること
が出来る。
以上の実施例ではすべて局部復号器としての
Ｄ／Ａ変換器を２回繰り返し使用することにより
Ａ／Ｄ変換動作が完了する場合のものであるが、
Ｄ／Ａ変換器のビツト桁数を少なくし、さらに多
数回使用する構成も可能であることは勿論であ
る。
Ｄ／Ａ変換器を２回繰り返し使用することにより
Ａ／Ｄ変換動作が完了する場合のものであるが、
Ｄ／Ａ変換器のビツト桁数を少なくし、さらに多
数回使用する構成も可能であることは勿論であ
る。
以上詳しく説明したように、本発明により小ビ
ツト数Ｄ／Ａ変換器を使用して高ビツトＡ／Ｄ変
換器が構成出来る。すなわち、従来の高ビツト数
逐次比較型Ａ／Ｄ変換器で問題となつていた、多
段・高精度抵抗ラダー（Ｄ／Ａ変換器）に代り、
より多段の少ないＤ／Ａ変換器が利用出来るよう
になり、価格低減が可能となる。
ツト数Ｄ／Ａ変換器を使用して高ビツトＡ／Ｄ変
換器が構成出来る。すなわち、従来の高ビツト数
逐次比較型Ａ／Ｄ変換器で問題となつていた、多
段・高精度抵抗ラダー（Ｄ／Ａ変換器）に代り、
より多段の少ないＤ／Ａ変換器が利用出来るよう
になり、価格低減が可能となる。
第１図は従来の逐次比較型Ａ／Ｄ変換器の基本
構成図、第２図は第１図の逐次比較型Ａ／Ｄ変換
器の局部復号器出力電圧図、第３図は本発明の原
理説明図、第４図は本発明の一実施例ブロツク
図、第５図は第４図における局部復号器まわりの
細部構成を示したブロツク図、第６図は本発明の
他の実施例のブロツク図である。 ２……電圧比較器、３，３′……Ｄ／Ａ変換
器、４……逐次比較用レジスタ、５……切替スイ
ツチ、６，１０……一時記憶回路、７……サンプ
ルホールド回路、８……アナログ減算回路、９…
…増幅器、１１……デイジタル減算回路、１２…
…切替スイツチ。
構成図、第２図は第１図の逐次比較型Ａ／Ｄ変換
器の局部復号器出力電圧図、第３図は本発明の原
理説明図、第４図は本発明の一実施例ブロツク
図、第５図は第４図における局部復号器まわりの
細部構成を示したブロツク図、第６図は本発明の
他の実施例のブロツク図である。 ２……電圧比較器、３，３′……Ｄ／Ａ変換
器、４……逐次比較用レジスタ、５……切替スイ
ツチ、６，１０……一時記憶回路、７……サンプ
ルホールド回路、８……アナログ減算回路、９…
…増幅器、１１……デイジタル減算回路、１２…
…切替スイツチ。
Claims (1)
- １ 電圧比較器およびＤ／Ａ変換器を少なくとも
備えてなるＡ／Ｄ変換器において、上記Ｄ／Ａ変
換器として符号化ビツト数よりも少ないビツト数
のＤ／Ａ変換器を使用し、該Ｄ／Ａ変換器の変換
動作一巡後のアナログ出力電圧を保持する回路
と、Ａ／Ｄ変換器への入力アナログ電圧と該保持
電圧との差を求めるアナログ減算回路と、該差電
圧を所定の電圧にまで増幅する増幅器と、上記電
圧比較器の入力側でアナログ入力信号を切り換え
るためのスイツチと、上記Ｄ／Ａ変換器のデイジ
タル入力情報を一時記憶する一時記憶回路とを備
え、Ｄ／Ａ変換器を複数回使用して所定の符号化
ビツト数を得るようになしたことを特徴とする
Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9374479A JPS5619227A (en) | 1979-07-25 | 1979-07-25 | A/d converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9374479A JPS5619227A (en) | 1979-07-25 | 1979-07-25 | A/d converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5619227A JPS5619227A (en) | 1981-02-23 |
| JPS6243571B2 true JPS6243571B2 (ja) | 1987-09-16 |
Family
ID=14090920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9374479A Granted JPS5619227A (en) | 1979-07-25 | 1979-07-25 | A/d converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5619227A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58167971A (ja) * | 1982-03-29 | 1983-10-04 | Toshiba Corp | Ａ／ｄ変換回路 |
| JPS5999541U (ja) * | 1982-12-23 | 1984-07-05 | 富士電機株式会社 | Ａ／ｄ変換装置 |
| JPS59159035U (ja) * | 1983-04-12 | 1984-10-25 | 株式会社ケンウッド | Ｄ／ａコンバ−タ |
| JPS6029027A (ja) * | 1983-07-21 | 1985-02-14 | Nakamichi Corp | 信号変換回路 |
| JPH02209019A (ja) * | 1989-01-20 | 1990-08-20 | John Fluke Mfg Co Inc | 入力信号測定方法及び装置並びにアナログ・デジタル変換回路 |
| JP4489914B2 (ja) | 2000-07-27 | 2010-06-23 | 浜松ホトニクス株式会社 | Ａ／ｄ変換装置および固体撮像装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5242057A (en) * | 1975-09-30 | 1977-04-01 | Toshiba Corp | A-d convertor |
| JPS5387660A (en) * | 1977-01-12 | 1978-08-02 | Hitachi Ltd | Multi-channel digital-analogue converter unit |
-
1979
- 1979-07-25 JP JP9374479A patent/JPS5619227A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5242057A (en) * | 1975-09-30 | 1977-04-01 | Toshiba Corp | A-d convertor |
| JPS5387660A (en) * | 1977-01-12 | 1978-08-02 | Hitachi Ltd | Multi-channel digital-analogue converter unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5619227A (en) | 1981-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2689689B2 (ja) | 直並列型アナログ／ディジタル変換器 | |
| US4316178A (en) | Digital-to-analog conversion system with compensation circuit | |
| US4763106A (en) | Flash analog-to-digital converter | |
| JP3765797B2 (ja) | パイプライン型アナログ・ディジタル変換器 | |
| JPS58104526A (ja) | 二段式ａ−ｄ変換装置 | |
| US5682163A (en) | Semi-pipelined analog-to-digital converter | |
| JPH0233219A (ja) | Ａ／ｄ変換用回路配置 | |
| JPS6243571B2 (ja) | ||
| JP3559534B2 (ja) | アナログ・ディジタル変換回路 | |
| KR900013725A (ko) | 전압추정기를 지니는 다단게 플래시(flash) 아날로그 디지탈 변환기 | |
| US5084701A (en) | Digital-to-analog converter using cyclical current source switching | |
| EP0251758A2 (en) | Digital-to-analog conversion system | |
| CA1129102A (en) | Cascadable analog to digital converter | |
| JP2008182530A (ja) | アナログデジタル変換器 | |
| JPS5948569B2 (ja) | 高速アナログデジタル変換装置 | |
| JPS5928294B2 (ja) | Ａｄ変換器 | |
| JPS6066524A (ja) | Ａ／ｄ変換器 | |
| JPH0683071B2 (ja) | Ａ／ｄ変換器 | |
| JPS58225724A (ja) | アナログ・デイジタル変換器 | |
| JPS6276822A (ja) | デイジタル・アナログ変換方法 | |
| JPH07202695A (ja) | 循環形ａｄ変換器 | |
| JP3181532B2 (ja) | 直並列型ａ／ｄ変換装置 | |
| KR930000486B1 (ko) | 파이프 라인식 병렬처리를 이용한 고속축차 비교방식의 아날로그/디지탈 변환 장치 및 변환 방법 | |
| JPH0427222Y2 (ja) | ||
| JPS622490B2 (ja) |