JP2019054512A - ノイズ除去を備えたアナログデジタル変換器 - Google Patents

Abstract

【課題】ノイズ除去を備えたアナログデジタル変換器を提供する。【解決手段】シングルエンドアナログ入力をデジタル表現に変換するアナログデジタル変換器であって、シングルエンドアナログ入力に基づいて正の差動信号および負の差動信号を出力する入力バッファ、および正の差動信号および負の差動信号を受信し、デジタル表現を生成するアナログデジタル変換モジュールを含み、入力バッファは、ノイズ補償信号をアナログデジタル変換モジュールに更に送信し、ノイズ補償信号は、正の差動信号および負の差動信号を介して、入力バッファからアナログデジタル変換モジュールに伝送されたノイズに関するノイズ情報を含み、且つアナログデジタル変換モジュールは、ノイズ補償信号を用いて、正の差動信号および負の差動信号を介して、入力バッファからアナログデジタル変換モジュールに伝送されたノイズを補償するアナログデジタル変換器。【選択図】図１

Description

本出願は、２０１７年９月１５日に出願された米国特許仮出願番号第６２／５５８８９２号についての優先権を主張するものであり、これらの全ては引用によって本願に援用される。

本発明は、アナログデジタル変換器（ＡＤＣ）に関するものである。

エレクトロニクスにおいて、アナログデジタル変換器は、アナログ入力をデジタル表現に変換するシステムである。

差動アーキテクチャにおけるアナログデジタル変換では、アナログデジタル変換のために一対の差動アナログ信号が必要であるため、シングルエンドアナログ入力が更に反転されなければならない。一般的には、入力バッファが反転に用いられる。しかしながら、入力バッファは、回路の非線形性や、高調波信号などによるノイズの問題を引き起こす可能性がある。

ノイズ除去を備えたアナログデジタル変換器を提供する。

この発明は、上述のような課題を解決するためになされたもので、ノイズ除去を備えたアナログデジタル変換器を提供することを目的とする。

例示的な実施形態によるノイズ除去を備えたアナログデジタル変換器が開示される。アナログデジタル変換器は、シングルエンドアナログ入力をデジタル表現に変換し、入力バッファおよびアナログデジタル変換モジュールを含む。入力バッファは、シングルエンドアナログ入力に基づいて正の差動信号および負の差動信号を出力する。アナログデジタル変換モジュールは、正の差動信号および負の差動信号を受信し、デジタル表現を生成する。入力バッファは、ノイズ補償信号をアナログデジタル変換モジュールに更に送信する。ノイズ補償信号は、正の差動信号および負の差動信号を介して、入力バッファからアナログデジタル変換モジュールに伝送されたノイズに関するノイズ情報を含む。アナログデジタル変換モジュールは、ノイズ補償信号を用いて、正の差動信号および負の差動信号を介して、入力バッファからアナログデジタル変換モジュールに伝送されたノイズを補償する。

例示的な実施形態では、入力バッファは、オペアンプを用いて信号反転用の回路を形成する。ノイズ補償信号は、回路の少なくとも１つの仮想接地端子から取り出される。

例示的な実施形態では、アナログデジタル変換モジュールは比較器を有する。比較器はノイズ補償信号を用いて、正の差動信号および負の差動信号を介して、入力バッファからアナログデジタル変換モジュールに伝送されたノイズを除去する。

例示的な実施形態では、正の差動信号および負の差動信号を介して、入力バッファからアナログ/デジタル変換モジュールに送信されるノイズは、比較器の入力段で除去される。

詳細な説明は、添付の図面と併せて以下の実施形態に説明される。

添付の図面とともに以下の本発明の様々な実施形態の詳細な説明を検討することで、本発明はより完全に理解できる。
本開示の例示的な実施形態によるアナログデジタル変換器１００を示している。 本開示の例示的な実施形態による入力バッファ１０２およびアナログデジタル変換モジュール１０４を詳述している。 本開示の例示的な実施形態による比較器２０８を詳述している。 本開示のもう１つの例示的な実施形態による入力バッファ１０２およびアナログデジタル変換モジュール１０４を詳述している。 本開示の例示的な実施形態による比較器４０４を詳述している。

上述の説明では、本発明を実施するベストモードを開示している。この説明は、本発明の一般原理を例示する目的のものであり、本発明を限定するものではない（本発明の範囲は、添付の特許請求の範囲を参考にして決定される）。

図１は、本開示の例示的な実施形態によるアナログデジタル変換器１００を示しており、このアナログデジタル変換機１００は、シングルエンドアナログ入力Ｖｉを受け取り、シングルエンドアナログ入力Ｖｉのデジタル表現Ｄｏｕｔを出力する。アナログデジタル変換器１００は、入力バッファ１０２およびアナログデジタル変換モジュール１０４を含む。アナログデジタル変換モジュール１０４は、差動アーキテクチャとされている。アナログデジタル変換モジュール１０４が必要とする差動入力を提供するために、入力バッファ１０２はシングルエンドアナログ入力Ｖｉを更に処理するように設計されている。図示されているように、一対の差動アナログ信号（正の作動信号Ｄｉｆｆ＿Ｐと負の差動信号Ｄｉｆｆ＿Ｎ）が入力バッファ１０２からアナログデジタル変換モジュール１０４に送信される。留意すべきことは、一対の差動アナログ信号Ｄｉｆｆ＿ＰおよびＤｉｆｆ＿Ｎの他、入力バッファ１０２は、ノイズ補償信号Ｎ＿ｃもアナログデジタル変換モジュール１０４に提供する。ノイズ補償信号Ｎ＿ｃは、アナログデジタル変換モジュール１０４に提供され、入力バッファ１０２によるノイズを除去する。従って、シングルエンドアナログ入力Ｖｉの正確なデジタル表示Ｄｏｕｔが生成される。

入力バッファ１０２は、回路の非線形性や高調波などにより、ノイズを発生させ、このノイズが、一対の差動アナログ信号Ｄｉｆｆ＿ＰおよびＤｉｆｆ＿Ｎよってアナログデジタル変換モジュール１０４に送信される可能性がある。ノイズ補償信号Ｎ_ｃは、入力バッファ１０２内の回路から取り出され、入力バッファ１０２のノイズも信号取り出し端子に反映される。ノイズ補償信号Ｎ＿ｃから得られたノイズ情報に基づいて、アナログデジタル変換モジュール１０４は、一対の差動アナログ信号Ｄｉｆｆ＿ＰおよびＤｉｆｆ＿Ｎを介して入力バッファ１０２から伝送されたノイズを補償する。従って、アナログデジタル変換モジュール１０４によって推定されたデジタル表現Ｄｏｕｔは、一対の差動アナログ信号Ｄｉｆｆ＿Ｐ及びＤｉｆｆ＿Ｎを介して入力バッファ１０２から伝送されたノイズに影響を受けないように保護されるため、非常に正確である。

いくつかの例示的な実施形態では、入力バッファ１０２は、オペアンプを用いて、信号反転を実現する。ノイズ補償信号Ｎ＿ｃは、オペアンプを用いた回路の少なくとも１つの仮想接地端子から取り出される。いくつかの例示的な実施形態では、アナログデジタル変換モジュール１０４の回路アーキテクチャは、比較器を含む。次に続くデジタル表現Ｄｏｕｔを推定するために、比較器を用いて正の差動信号Ｄｉｆｆ＿Ｐと負の差動信号Ｄｉｆｆ＿Ｎ間の差を測定する従来の技術とは異なり、本発明の比較器は、ノイズ補償信号Ｎ＿ｃの付加的な経路を提供し、ノイズ補償信号Ｎ＿ｃを用いて、一対の差動アナログ信号Ｄｉｆｆ＿ＰおよびＤｉｆｆ＿Ｎを介して、入力バッファ１０２から伝送されたノイズを除去する。ノイズは、比較器の入力段階で除去されることができる。従って、比較器による比較の結果は、一対の差動アナログ信号Ｄｉｆｆ＿ＰおよびＤｉｆｆ＿Ｎに含まれる信号部分に集中し、入力バッファ１０２のノイズでバイアス（ｂｉａｓ）されることはない。

図２は、本開示の例示的な実施形態による入力バッファ１０２およびアナログデジタル変換モジュール１０４を詳述している。

図示されるように、シングルエンドアナログ入力Ｖｉは、正の差動信号Ｄｉｆｆ＿Ｐとしてアナログデジタル変換モジュール１０４に直接結合され、反転増幅器２０２は、入力バッファ１０２内に提供され、シングルエンドアナログ入力Ｖｉを負の差動信号Ｄｉｆｆ＿Ｎに変換する。ノイズ補償信号Ｎ＿ｃは、反転増幅器２０２の仮想接地端子ＶＧから取り出される。正の差動信号Ｄｉｆｆ＿Ｐは、信号部分ＶＩＰを含む。負の差動信号Ｄｉｆｆ＿Ｎは、信号部分ＶＩＮとノイズ部分ＶＮを含む。ノイズ補償信号Ｎ＿ｃは、ＶＮ／２を含み、ノイズ部分ＶＮの半分は、負の差動信号Ｄｉｆｆ＿Ｎによってアナログデジタル変換モジュール１０４に送信される。ＶＮ／２を含むノイズ補償信号Ｎ＿ｃは、負の差動信号Ｄｉｆｆ＿Ｎのノイズ部分ＶＮを補償するために２倍にすることができる。

図２では、アナログデジタル変換モジュール１０４は、逐次近似アナログデジタル変換（ＳＡＲ ＡＤＣ）の技術を用いる。図に示されるように、荷重容量アレイ（ｗｅｉｇｈｔｅｄ ｃａｐａｃｉｔｏｒ ａｒｒａｙ）２０４、荷重容量アレイ２０６、比較器２０８、および逐次近似論理（ＳＡＲ ｌｏｇｉｃ）モジュール２１０がある。正の差動信号Ｄｉｆｆ＿Ｐおよび負の差動信号Ｄｉｆｆ＿Ｎは、荷重容量アレイ２０４および荷重容量アレイ２０６によってそれぞれサンプリングされる。サンプリングされた情報は、逐次近似スキームでは、ＭＳＢ（最上位ビット）からＬＳＢ（最下位ビット）まで近似される。逐次近似スキームの間、比較器２０８は繰り返し動作する。比較器２０８による各比較結果に基づいて、ＳＡＲ論理モジュール２１０は、対応するビットを決定してデジタル表現Ｄｏｕｔを形成する。比較器２０８の一連の比較結果は、ＳＡＲ論理モジュール２１０によってフィードバックされ、荷重容量アレイ２０４および２０６を制御する。荷重容量アレイ２０４および２０６内に提供された各対のスイッチの制御は、１つの比較結果に対応する。逐次近似スキームの間、荷重容量アレイ２０４および２０６内に提供された複数対のスイッチは、順次に適切な状態に切り替えられる。留意すべきことは、比較器２０８は特別に設計されていることである。比較器２０８により、ＶＮ／２を含むノイズ補償信号Ｎ＿ｃは、２倍にされ、荷重容量アレイ２０４によってサンプリングされた正の差動信号Ｄｉｆｆ＿Ｐと組み合わせられる。従って、負の差動信号Ｄｉｆｆ＿Ｎ内の信号部分ＶＩＮの荷重容量アレイ２０６によってサンプリングされ、比較器２０８の負の入力端子に結合されたノイズ部分ＶＮは、補償される。従って、負の差動信号Ｄｉｆｆ＿Ｎによって入力バッファ１０２からアナログデジタル変換モジュール１０４に伝送されたノイズ部分ＶＮは、比較器２０８の特別な設計により除去される。従って、デジタル表現Ｄｏｕｔは、入力バッファ１０２から伝送されたノイズの影響を受けずに、正の差動信号Ｄｉｆｆ＿Ｐの信号部分ＶＩＰと負の差動信号Ｄｉｆｆ＿Ｎの信号部分ＶＩＮに基づいて完全に推定される。従って、シングルエンドアナログ入力Ｖｉの正確なデジタル表現Ｄｏｕｔが生成される。

図２に示されたように、特別に設計された比較器２０８は、荷重容量アレイ２０４内のコンデンサの共通プレートに結合された正の差動入力端子（‘＋’）２１２、ノイズ補償信号Ｎ＿ｃのサンプルを受けるもう１つの正の差動入力端子（‘＋’）２１４、および荷重アレイ２０６内のコンデンサの共通プレートに結合された負の差動入力端子（‘−’）２１６を有する。図３は、本開示の例示的な実施形態による比較器２０８を詳述している。負の差動入力端子（‘−’）２１６に対応する入力ＭＯＳ３０４と比較すると、正の差動入力端子（‘＋’）２１４に対応する入力ＭＯＳ３０６は、２倍の大きさである。図３に示される比較器では、入力ＭＯＳ３０２、３０４、および３０６を含む入力の段階は、入力バッファ１０２から伝送されたノイズを良好に除去する。

いくつかの例示的な実施形態では、反転増幅器２０２で用いられる抵抗比は１：１ではない。仮想接地端子ＶＧから取り出されたノイズ補償信号Ｎ_ｃは、負の差動信号Ｄｉｆｆ_Ｎによってアナログデジタル変換モジュール１０４内に伝送されたノイズ部分ＶＮのもう１つの比率を含む。図３の入力ＭＯＳ３０６のＭＯＳサイズは、それに応じて調整される必要がある。

図４は、本開示のもう１つの例示的な実施形態による入力バッファ１０２およびアナログデジタル変換モジュール１０４を詳述する。

図４では、入力バッファ１０２は、差動入出力（ＤＩＤＯ）オペアンプ４０２を用いて、シングルエンドアナログ入力Ｖｉに基づいて一対の差動アナログ信号Ｄｉｆｆ＿ＰおよびＤｉｆｆ_Ｎを生成する回路を形成する。オペアンプ４０２の負および正の差動入力端子（‘−’および‘＋’）にある２つの仮想接地端子ＶＧ１およびＶＧ２は、アナログデジタル変換モジュール１０４に更に結合されて、図１のノイズ補償信号Ｎ_ｃを形成する信号ＮＣ１およびＮＣ２を提供する。図に示されるように、オペアンプ４０２の負の差動入力端子‘−’は、接地端子ＶＧ１とされて信号ＮＣ１を提供し、且つオペアンプ４０２の正の差動入力端子‘＋’は、接地端子ＶＧ２とされて信号ＮＣ２を提供する。正の差動信号Ｄｉｆｆ＿Ｐは、信号部分ＶＩＰとノイズ部分ＶＩＰ_Ｎを含む。負の差動信号Ｄｉｆｆ_Ｎは、信号部分ＶＩＮとノイズ部分ＶＩＮ_Ｎを含む。信号ＮＣ１は、正の差動信号Ｄｉｆｆ＿Ｐによってアナログデジタル変換モジュール１０４内に伝送されたノイズ部分ＶＩＰ_Ｎの半分であるＶＩＰ_Ｎ／２を含む。信号ＮＣ２は、負の差動信号Ｄｉｆｆ_Ｎによってアナログデジタル変換モジュール１０４内に伝送されたノイズ部分ＶＩＮ_Ｎの半分であるＶＩＮ_Ｎ／２を含む。ＶＩＮ_Ｎ／２を含む信号ＮＣ２は２倍にされ、負の差動信号Ｄｉｆｆ_Ｎのノイズ部分ＶＩＮ_Ｎを補償することができる。

図４では、アナログデジタル変換モジュール１０４は、図２で用いられるＳＡＲ ＡＤＣと同様の逐次近似アナログデジタル変換（ＳＡＲ ＡＤＣ）の技術を用いる。いくつかの変更が比較器２０８にされて、図４の比較器４０４を提供する。比較器４０４は、第１の対の差動入力端子４０６（‘＋’）と４０８（‘−’）および第２の対の差動入力端子４１０（‘＋’）と４１２（‘−’）を有する。第１の対の差動入力端子４０６（‘＋’）と４０８（‘−’）に示すように、正の差動入力端子４０６（‘＋’）は、荷重容量アレイ２０４内のコンデンサの共通プレートに結合され、負の差動入力端子４０８（‘−’）は、荷重容量アレイ２０６内のコンデンサの共通プレートに結合される。第２の対の差動入力端子４１０（‘＋’）と４１２（‘−’）に示すように、正の差動入力端子４１０（‘＋’）は、信号ＮＣ２のサンプルを受信し、負の差動入力端子４１２（‘−’）は、信号ＮＣ１のサンプルを受信する。比較器４０４により、ＶＩＮ_Ｎ／２を含む信号ＮＣ２は２倍にされ、荷重容量アレイ２０４によってサンプリングされた正の差動信号Ｄｉｆｆ＿Ｐと結合され（２＊（ＶＩＮ_Ｎ／２）＋ＶＩＰ＋ＶＩＰ_Ｎを形成する）、ＶＩＰ_Ｎ／２を含む信号ＮＣ１は２倍にされ、荷重容量アレイ２０６によってサンプリングされた負の差動信号Ｄｉｆｆ_Ｎと結合される（２＊（ＶＩＰ_Ｎ／２）＋ＶＩＮ＋ＶＩＮ_Ｎを形成する）。比較器４０４は、２つの結合された信号間の差を推定する。計算（２＊（ＶＩＮ_Ｎ／２）＋ＶＩＰ＋ＶＩＰ_Ｎ）−（２＊（ＶＩＰ_Ｎ／２）＋ＶＩＮ＋ＶＩＮ_Ｎ）が行われ、それによりノイズ部分ＶＩＰ_Ｎ、ＶＩＮ_Ｎが完全に除去される。従って、デジタル表現Ｄｏｕｔは、入力バッファ１０２から伝送されたノイズに影響されることなく、正の差動信号Ｄｉｆｆ＿Ｐの信号部分ＶＩＰと負の差動信号Ｄｉｆｆ_Ｎの信号部分ＶＩＮに基づいて、推定される。正確なデジタル表現シングルエンドアナログ入力ＶｉのＤｏｕｔが生成される。

図５は、本開示の例示的な実施形態による比較器４０４を詳述している。正の差動入力端子（‘＋’）４０６に対応する入力ＭＯＳ５０２と、負の差動入力端子（‘−’）４０８に対応する入力ＭＯＳ５０４とを比較すると、正の差動入力端子（‘＋’）４１０に対応する入力ＭＯＳ５０６と負の差動入力端子（‘−’）４１２に対応する入力ＭＯＳ５０８は２倍の大きさである。図５に示される比較器では、入力ＭＯＳ５０２、５０４、５０６、および５０８を含む入力の段階は、入力バッファ１０２から伝送されたノイズを良好に除去する。

いくつかの例示的な実施形態では、一対の差動アナログ信号Ｄｉｆｆ＿ＰとＤｉｆｆ_Ｎを生成する図４の入力バッファ１０２で用いられる抵抗比は、１：１ではない。仮想接地端子ＶＧ１から取り出された信号ＮＣ１は、ノイズ部分ＶＩＰ_Ｎ用の別の比率を含み、仮想接地端子ＶＧ２から取り出された信号ＮＣ２は、ノイズ部分ＶＩＮ_Ｎ用の別の比率を含む。図５の入力ＭＯＳ５０６および５０８のＭＯＳサイズは、それに応じて調整される必要がある。

いくつかの例示的な実施形態では、アナログデジタル変換モジュール１０４は、デルタシグマ変調を行うことができる。比較器２０８または４０４の代わりに、デルタシグマ変調ＡＤＣのオペアンプは、ノイズ補償信号Ｎ_ｃを受信するために用いられ、且つノイズ補償信号Ｎ_ｃを用いて、一対の差動アナログ信号Ｄｉｆｆ＿ＰおよびＤｉｆｆ_Ｎを介して、入力バッファ１０２から伝送されたノイズを除去する。入力バッファ１０２のノイズは、デルタシグマ変調ＡＤＣのオペアンプによって良好に除去されることもできる。

本発明は、例として及び望ましい実施の形態によって記述されているが、本発明は開示された実施形態に限定されるものではない。逆に、当業者には自明の種々の変更及び同様の配置をカバーするものである。よって、添付の特許請求の範囲は、最も広義な解釈が与えられ、全てのこのような変更及び同様の配置を含むべきである。

１００ アナログデジタル変換器
１０２ 入力バッファ
１０４ アナログデジタル変換モジュール（差動アーキテクチャにおける）
Ｖｉ シングルエンドアナログ入力
Ｄｉｆｆ＿Ｐ 正の作動信号
Ｎ＿ｃ ノイズ補償信号
Ｄｉｆｆ＿Ｎ 負の差動信号
Ｄｏｕｔ シングルエンドアナログ入力Ｖｉのデジタル表現
２０２ 反転増幅器
２０４、２０６ 荷重容量アレイ
２０８ 比較器
２１０ 逐次近似論理（ＳＡＲ ｌｏｇｉｃ）モジュール
２１２、２１４ 正の差動入力端子
２１６ 負の差動入力端子
３０２、３０４、３０６ 入力ＭＯＳ
ＶＧ 仮想接地端子
４０２ 差動入出力（ＤＩＤＯ）オペアンプ
４０４ 比較器
４０６、４１０ 正の差動入力端子
４０８、４１２ 負の差動入力端子
５０２、５０４、５０６、５０８ 入力ＭＯＳ

Claims (15)

1. シングルエンドアナログ入力をデジタル表現に変換するアナログデジタル変換器であって、
   シングルエンドアナログ入力に基づいて正の差動信号および負の差動信号を出力する入力バッファ、および
   正の差動信号および負の差動信号を受信し、デジタル表現を生成するアナログデジタル変換モジュールを含み、
   前記入力バッファは、ノイズ補償信号を前記アナログデジタル変換モジュールに更に送信し、
   前記ノイズ補償信号は、前記正の差動信号および前記負の差動信号を介して、前記入力バッファから前記アナログデジタル変換モジュールに伝送されたノイズに関するノイズ情報を含み、且つ
   前記アナログデジタル変換モジュールは、前記ノイズ補償信号を用いて、前記正の差動信号および前記負の差動信号を介して、前記入力バッファから前記アナログデジタル変換モジュールに伝送された前記ノイズを補償するアナログデジタル変換器。
2. 前記入力バッファは、オペアンプを用いて信号反転用の回路を形成し、且つ
   前記ノイズ補償信号は、前記回路の少なくとも１つの仮想接地端子から取り出される請求項１に記載のアナログデジタル変換器。
3. 前記アナログデジタル変換モジュールは比較器を有し、且つ
   前記比較器は前記ノイズ補償信号を用いて、前記正の差動信号および前記負の差動信号を介して、前記入力バッファから前記アナログデジタル変換モジュールに伝送された前記ノイズを除去する請求項２に記載のアナログデジタル変換器。
4. 前記正の差動信号および前記負の差動信号を介して、前記入力バッファから前記アナログデジタル変換モジュールに伝送された前記ノイズは、前記比較器の入力段階で除去される請求項３に記載のアナログデジタル変換器。
5. 前記アナログデジタル変換モジュールは、デルタシグマ変調を行い、
   前記デルタシグマ変調用に前記アナログデジタル変換モジュール内に提供されたオペアンプは、前記正の差動信号および前記負の差動信号を介して、前記入力バッファから前記アナログデジタル変換モジュールに伝送された前記ノイズを除去するように更に用いられる請求項２に記載のアナログデジタル変換器。
6. 前記入力バッファは、前記シングルエンドアナログ入力を前記負の差動信号に変換する反転増幅器を含み、且つ
   前記ノイズ補償信号は、前記反転増幅器の仮想接地端子から取り出される請求項１に記載のアナログデジタル変換器。
7. 前記アナログデジタル変換モジュールは、比較器を用いる逐次近似アナログデジタル変換を行い、且つ
   前記比較器は、前記ノイズ補償信号を用いて、前記負の差動信号を介して、前記入力バッファから前記アナログデジタル変換モジュールに伝送された前記ノイズを除去する請求項６に記載のアナログデジタル変換器。
8. 前記負の差動信号を介して、前記入力バッファから前記アナログデジタル変換モジュールに伝送された前記ノイズは、前記比較器の入力段階で前記ノイズ補償信号によって除去される請求項７に記載のアナログデジタル変換器。
9. 前記アナログデジタル変換モジュールは、逐次近似アナログデジタル変換を行い、第１の荷重容量アレイ、第２の荷重容量アレイ、比較器、および逐次近似論理モジュールを有し、
   前記正の差動信号および前記負の差動信号は、前記第１の荷重容量アレイおよび前記第２の荷重容量アレイによってそれぞれサンプリングされ、
   前記比較器は、前記第１の荷重容量アレイ内の複数のコンデンサの共通プレートに結合された第１の正の差動入力端子と、前記入力バッファの前記反転増幅器の前記仮想接地端子に結合された第２の正の差動入力端子と、前記第２の荷重容量アレイ内の複数のコンデンサの共通プレートに結合された負の差動入力端子とを有し、
   前記比較器の出力端子は、前記逐次近似論理モジュールに結合され、且つ
   前記逐次近似論理モジュールは、デジタル表現を生成し、逐次近似スキームで前記第１および第２の荷重容量アレイを制御する請求項６に記載のアナログデジタル変換器。
10. 前記比較器は、前記第１の正の差動入力端子に対応する第１の入力ＭＯＳと、前記第２の正の差動入力端子に対応する第２の入力ＭＯＳと、前記負の差動入力端子に対応する第３の入力ＭＯＳとを有し、且つ
    前記第２の入力ＭＯＳのＭＯＳサイズと前記第３の入力ＭＯＳのＭＯＳサイズは、前記入力バッファの前記反転増幅器の前記仮想接地端子で反射された前記負の差動信号の前記ノイズの部分の比率によって決まる特定の比率にある請求項９に記載のアナログデジタル変換器。
11. 前記入力バッファは、差動入出力オペアンプを含み、前記シングルエンドアナログ入力に基づいて、前記正の差動信号および前記負の差動信号を生成する回路を形成し、且つ
    前記差動入出力オペアンプの負の差動入力端子にある第１の仮想接地端子および前記差動入出力オペアンプの正の差動入力端子にある第２の仮想接地端子は、前記アナログデジタル変換モジュールに結合されて、前記ノイズ補償信号を備える前記アナログデジタル変換モジュールを提供する請求項１に記載のアナログデジタル変換器。
12. 前記アナログデジタル変換モジュールは、比較器を用いる逐次近似アナログデジタル変換を行い、且つ
    前記比較器は、前記ノイズ補償信号を用いて、前記正の差動信号および前記負の差動信号を介して、前記入力バッファから前記アナログデジタル変換モジュールに伝送された前記ノイズを除去する請求項１１に記載のアナログデジタル変換器。
13. 前記正の差動信号および前記負の差動信号を介して、前記入力バッファから前記アナログデジタル変換モジュールに伝送された前記ノイズは、前記比較器の入力段階で前記ノイズ補償信号によって除去される請求項１２に記載のアナログデジタル変換器。
14. 前記アナログデジタル変換モジュールは、逐次近似アナログデジタル変換を行い、第１の荷重容量アレイ、第２の荷重容量アレイ、比較器、および逐次近似論理モジュールを有し、
    前記正の差動信号および前記負の差動信号は、前記第１の荷重容量アレイおよび前記第２の荷重容量アレイによってそれぞれサンプリングされ、
    前記比較器は、前記第１の荷重容量アレイ内の複数のコンデンサの共通プレートに結合された第１の正の差動入力端子と、前記第２の荷重容量アレイ内の複数のコンデンサの共通プレートに結合された第１の負の差動入力端子と、前記入力バッファの反転増幅器の前記第２の仮想接地端子に結合された第２の正の差動入力端子と、前記第１の仮想接地端子に結合された第２の負の差動入力端子とを有し、
    前記比較器の出力端子は、前記逐次近似論理モジュールに結合され、且つ
    前記逐次近似論理モジュールは、デジタル表現を生成し、逐次近似スキームで前記第１および第２の荷重容量アレイを制御する請求項１１に記載のアナログデジタル変換器。
15. 前記比較器は、前記第１の正の差動入力端子に対応する第１の入力ＭＯＳと、前記第１の負の差動入力端子に対応する第２の入力ＭＯＳと、前記第２の正の差動入力端子に対応する第２の入力ＭＯＳと、前記第２の正の差動入力端子に対応する第３の入力ＭＯＳと、前記第２の負の差動入力端子に対応する第４の入力ＭＯＳとを有し、
    前記第３の入力ＭＯＳのＭＯＳサイズと前記第１の入力ＭＯＳのＭＯＳサイズは、前記第１の仮想接地端子で反射された前記正の差動信号の前記ノイズの部分の比率によって決まる特定の比率にあり、且つ
    前記第４の入力ＭＯＳのＭＯＳサイズと前記第２の入力ＭＯＳのＭＯＳサイズは、前記第２の仮想接地端子で反射された前記負の差動信号の前記ノイズの部分の比率によって決まる特定の比率にある請求項１４に記載のアナログデジタル変換器。

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