CN104375164A - 一种结合单端转差分电路的多道脉冲幅度分析器 - Google Patents

Abstract

本发明公开了一种结合单端转差分电路的多道脉冲幅度分析器,包括探测器、调理电路、单端转差分电路、高速ADC、差分时钟电路、FPGA、低电压差分数据接口、数据处理终端；所述探测器、调理电路、单端转差分电路、高速ADC、FPGA和数据处理终端依次相连，所述高速ADC还与差分时钟电路相连；所述FPGA还与低电压差分数据接口相连；本发明提高了系统的稳定性与可靠性;可以利用数字信号处理方法针对输入噪声特点实现优化设计，达到最佳或准最佳滤波效果;处理速度快，反堆积能力强，相同能量分辨率下脉冲通过率更高；参数由程序控制，调整方便、简单。

Description

一种结合单端转差分电路的多道脉冲幅度分析器

技术领域

本发明公开了一种结合单端转差分电路的多道脉冲幅度分析器，属于信号处理技术领域。

背景技术

多道脉冲幅度分析仪和射线能谱仪是核监测与和技术应用中常用的仪器。20世纪90年代国外就已经推出了基于高速核脉冲波形采样和数字滤波成型技术的新型多道能谱仪，使数字化成为脉冲能谱仪发展的重要方向。国内谱仪技术多年来一直停留在模拟技术水平上，数字化能谱测量技术仍处于方法研究阶段。为了满足不断增长的高性能能谱仪需求，迫切需要研制一种数字化γ能谱仪。通过核脉冲分析仪显示在显示器上的核能谱帮助人们了解核物质的放射性的程度。

国内很大一部分学者采用核谱仪模拟电路的方式实现脉冲堆积的处理。由于整个过程都是由模拟电路来实现，所以一直受到多种不利因素的困扰：模拟滤波成形电路有限的处理能力达不到最佳滤波的要求;模拟系统在高计数率下能量分辨率显着下降，脉冲通过率低;模拟电路固有的温漂和不易调整等特点，导致系统的稳定性、线性及对不同应用的适应性不高;在脉冲波形识别、电荷俘获效应校正等更复杂的应用场合模拟系统无法胜任。

相比来看，数字脉冲幅度分析系统的性能显着优于模拟脉冲分析器。但现有的数字分析器也存在很多问题，系统的稳定性和可靠性仍然需要提高，处理速度、分辨能力也需要提高。

专利号为CN1547041A，专利名称为一种双增益多道脉冲幅度分析的方法，该专利针对现有技术中的信号精度和信号干扰进行了改进，但是该专利改进的效果并不是非常的大，且系统的稳定性并没有得到很大改善，仍存在一定的问题。

专利号为CN203705369U，专利名称为液体安检仪多道脉冲幅度分析器，该专利指出了现有技术的现有技术为了追求道数而增加了硬件电路的复杂度，从而导致一味的追求性能而导致并不实用的问题，该专利对该问题进行了相应的改善，但是该分析器的稳定性没有改进，其硬件结构决定了该专利的处理速度和效率不够高。

综上所述，针对多道脉冲幅度分析技术，现有技术仍然存在很多问题，尤其在滤除噪声、处理速度、脉冲分辨能力上仍未得到解决。同时，现有技术中惯用的单端转差分电路普遍结构复杂，功耗较大。

发明内容

本发明所要解决的技术问题是：针对现有技术的缺陷，提供一种结合单端转差分电路的多道脉冲幅度分析器，提高了系统的稳定性与可靠性。

本发明为解决上述技术问题采用以下技术方案：

一种结合单端转差分电路的多道脉冲幅度分析器，包括探测器、调理电路、单端转差分电路、高速ADC、差分时钟电路、FPGA、低电压差分数据接口、数据处理终端；

所述探测器、调理电路、单端转差分电路、高速ADC、FPGA和数据处理终端依次相连，所述高速ADC还与差分时钟电路相连；所述FPGA还与低电压差分数据接口相连；

所述FPGA内部设有数据缓冲模块、数字核脉冲处理模块、S形加减速模块、数字积分插补模块、梯形加减速模块，数据缓冲模块、数字核脉冲处理模块、数字积分插补模块、梯形加减速模块依次相连，所述数字积分插补模块还与S形加减速模块相连接；

所述探测器输出的核脉冲信号经过调理电路进行调理后，经过单端转差分电路，由采样率为65MHz的高速ADC经由FPGA的控制下进行模数转换，将核脉冲转换为数字信号，转换为数字信号的核脉冲信号经过FPGA内部的数字核脉冲处理模块、S形加减速模块、数字积分插补模块、梯形加减速模块的依次处理后发送到数据处理终端；

所述单端转差分电路包括第一至第九电阻、第一至第三电容、第一和第二比较器，第一电阻的一端分别和第二电阻的一端、第二比较器的负输入端相连接，第二电阻的另一端分别和第二比较器的输出端、第四电阻的一端相连接，第二比较器的正输入端经过第三电阻接地，第四电阻的另一端分别和第一电容的一端、第六电阻的一端、第一比较器的正输入端、第二电容的一端相连接，第一电容的另一端分别和第六电阻的另一端、第八电阻的一端，第一比较器的正输出端相连接，第八电阻的另一端接电路的负极输出端，第二电容的另一端分别和第五电阻的一端、第一比较器的负输入端、第七电阻的一端、第三电容的一端相连接，第五电阻的另一端和第一电阻的另一端相连接，第三电容的另一端分别和第七电阻的另一端，第一比较器的负输出端、第九电阻的一端相连接，第九电阻的另一端接电路的正极输出端。

作为本发明的进一步优化方案，所述低电压差分数据接口型号为LVDS或RS485。

作为本发明的进一步优化方案，所述FPGA通过485接口与数据处理终端相连。

作为本发明的进一步优化方案，所述FPGA的芯片型号为EP3C40。

作为本发明的进一步优化方案，还包括电源模块，所述电源模块为现行稳压电源或开关稳压电源。

本发明采用以上技术方案与现有技术相比，具有以下技术效果：本发明提高了系统的稳定性与可靠性;可以利用数字信号处理方法针对输入噪声特点实现优化设计，达到最佳或准最佳滤波效果；处理速度快，反堆积能力强，相同能量分辨率下脉冲通过率更高;参数由程序控制，调整方便、简单。

附图说明

图1是本发明中单端转差分电路的电路图，

其中：R1至R9分别为第一至第九电阻，C1至C3分别为第一至第三电容，A1和A2分别为第一、第二比较器。

图2是本发明的电路结构连接示意图。

具体实施方式

下面详细描述本发明的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

本技术领域技术人员可以理解的是，本发明中涉及到的相关模块及其实现的功能是在改进后的硬件及其构成的装置、器件或系统上搭载现有技术中常规的计算机软件程序或有关协议就可实现，并非是对现有技术中的计算机软件程序或有关协议进行改进。例如，改进后的计算机硬件系统依然可以通过装载现有的软件操作系统来实现该硬件系统的特定功能。因此，可以理解的是，本发明的创新之处在于对现有技术中硬件模块的改进及其连接组合关系，而非仅仅是对硬件模块中为实现有关功能而搭载的软件或协议的改进。

本技术领域技术人员可以理解的是，本发明中提到的相关模块是用于执行本申请中所述操作、方法、流程中的步骤、措施、方案中的一项或多项的硬件设备。所述硬件设备可以为所需的目的而专门设计和制造，或者也可以采用通用计算机中的已知设备或已知的其他硬件设备。所述通用计算机有存储在其内的程序选择性地激活或重构。

本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本发明的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的任一单元和全部组合。

本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语（包括技术术语和科学术语）具有与本发明所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样定义，不会用理想化或过于正式的含义来解释。

下面结合附图对本发明的技术方案做进一步的详细说明：

本发明的电路结构连接示意图如图2所示，包括探测器、调理电路、单端转差分电路、高速ADC、差分时钟电路、FPGA、低电压差分数据接口、数据处理终端；

所述探测器、调理电路、单端转差分电路、高速ADC、FPGA和数据处理终端依次相连，所述高速ADC还与差分时钟电路相连；所述FPGA还与低电压差分数据接口相连；

所述FPGA内部设有数据缓冲模块、数字核脉冲处理模块、S形加减速模块、数字积分插补模块、梯形加减速模块，数据缓冲模块、数字核脉冲处理模块、数字积分插补模块、梯形加减速模块依次相连，所述数字积分插补模块还与S形加减速模块；

所述探测器输出的核脉冲信号经过调理电路进行调理后，经过单端转差分电路，由采样率为65MHz的高速ADC经由FPGA的控制下进行模数转换，将核脉冲转换为数字信号，转换为数字信号的核脉冲信号经过FPGA内部的数字核脉冲处理模块、S形加减速模块、数字积分插补模块、梯形加减速模块的依次处理后发送到数据处理终端。

本发明中单端转差分电路的电路图如图1所示，所述单端转差分电路包括第一至第九电阻、第一至第三电容、第一和第二比较器，第一电阻的一端分别和第二电阻的一端、第二比较器的负输入端相连接，第二电阻的另一端分别和第二比较器的输出端、第四电阻的一端相连接，第二比较器的正输入端经过第三电阻接地，第四电阻的另一端分别和第一电容的一端、第六电阻的一端、第一比较器的正输入端、第二电容的一端相连接，第一电容的另一端分别和第六电阻的另一端、第八电阻的一端，第一比较器的正输出端相连接，第八电阻的另一端接电路的负极输出端，第二电容的另一端分别和第五电阻的一端、第一比较器的负输入端、第七电阻的一端、第三电容的一端相连接，第五电阻的另一端和第一电阻的另一端相连接，第三电容的另一端分别和第七电阻的另一端，第一比较器的负输出端、第九电阻的一端相连接，第九电阻的另一端接电路的正极输出端。

作为本发明的进一步优化方案，所述低电压差分数据接口型号为LVDS或RS485。

作为本发明的进一步优化方案，所述FPGA通过485接口与数据处理终端相连。

作为本发明的进一步优化方案，所述FPGA的芯片型号为EP3C40。

作为本发明的进一步优化方案，还包括电源模块，所述电源模块为现行稳压电源或开关稳压电源。

高速ADC前置，调理电路应该满足宽带、高速、且电路参数能够动态调整的需要，适应不同类型探测器输出的信号。

前端电路由单端转差分模块和高速ADC组成。单端转差分模块由于其良好的抗共模干扰能力而应用广泛。由于调理电路输出的脉冲信号为单极性信号，若直接送入高速ADC，将损失一半的动态范围。设计中在运放中加入一个适当的偏置电压，将单极性信号转换成双极性信号后再送入高速ADC，以保证动态范围。将信号由单端转换成差分的同时，进行抗混叠滤波处理，完成带宽的调整 。

本发明的高速ADC采用AD9649，AD9649 为14 位并行输出的高速模/数转换器，具有功耗低、尺寸小、动态特性好等优点。当信号从探测器通过调理电路，过差分转单端电路后，以差分信号的形式进入高速ADC， 在差分时钟的控制下，转换成14 位数据，进入FPGA.该高速A/D 在外部FPGA 的控制下对信号进行采样。然后将采样后的数字信号送入FPGA 中实现数字核脉冲的幅度提取。

低电压数据差分数据接口采用了LVDS和RS485两种长距离数据传输接口，用于实现核能谱数据的远程传输。LVDS即低电压差分信号，是一种可以实现点对点或一点对多点的连接，具有低功耗，低误码率，低串扰，低噪声和低辐射等特点。LVDS在对信号完整性、地抖动及共模特性要求较高的系统中得到了越来越广泛的应用。在高速通信状态下，其通信距离可达到几百米。

而RS 485接口采用平衡驱动器和差分接收器的组合，有很强的抗共模干扰能力和抗噪声干扰能力。其最大的通信距离约为1219 m，最大传输速度为10 Mb/s，传输速率与传输距离成反比，在100 Kb/s以下的传输速率下，可以达到最大的通信距离。

　本发明中的电源模块为稳压电源，稳压电源通常有两类：线性稳压电源和开关稳压电源。开关电源的功率调整开关晶体管工作在开关状态，极易产生严重的开关干扰，若采用开关稳压电源，这些干扰将严重地影响数字多道分析器的正常工作，降低A/D转换精度。所以本发明优先采用线性稳压电源为各功能模块供电。线性稳压电源的优点是输出电压比输入电压低，反应速度快，输出波纹较小，工作产生的噪声低。

　　本发明的电源电路其输入电压为9~12 V，输出电压有5 V，3.3 V，2.5 V，1.8 V，1.2 V.线性稳压电路为单端转差分、ADC、FPGA、LVDS等各模块供电。

上面结合附图对本发明的实施方式作了详细说明，但是本发明并不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下做出各种变化。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质，在本发明的精神和原则之内，对以上实施例所作的任何简单的修改、等同替换与改进等，均仍属于本发明技术方案的保护范围之内。

Claims (5)

1.一种结合单端转差分电路的多道脉冲幅度分析器，其特征在于：包括探测器、调理电路、单端转差分电路、高速ADC、差分时钟电路、FPGA、低电压差分数据接口、数据处理终端；

所述探测器、调理电路、单端转差分电路、高速ADC、FPGA和数据处理终端依次相连，所述高速ADC还与差分时钟电路相连；所述FPGA还与低电压差分数据接口相连；

所述FPGA内部设有数据缓冲模块、数字核脉冲处理模块、S形加减速模块、数字积分插补模块、梯形加减速模块，数据缓冲模块、数字核脉冲处理模块、数字积分插补模块、梯形加减速模块依次相连，所述数字积分插补模块还与S形加减速模块相连接；

所述探测器输出的核脉冲信号经过调理电路进行调理后，经过单端转差分电路，由采样率为65MHz的高速ADC经由FPGA的控制下进行模数转换，将核脉冲转换为数字信号，转换为数字信号的核脉冲信号经过FPGA内部的数字核脉冲处理模块、S形加减速模块、数字积分插补模块、梯形加减速模块的依次处理后发送到数据处理终端；

所述单端转差分电路包括第一至第九电阻、第一至第三电容、第一和第二比较器，第一电阻的一端分别和第二电阻的一端、第二比较器的负输入端相连接，第二电阻的另一端分别和第二比较器的输出端、第四电阻的一端相连接，第二比较器的正输入端经过第三电阻接地，第四电阻的另一端分别和第一电容的一端、第六电阻的一端、第一比较器的正输入端、第二电容的一端相连接，第一电容的另一端分别和第六电阻的另一端、第八电阻的一端，第一比较器的正输出端相连接，第八电阻的另一端接电路的负极输出端，第二电容的另一端分别和第五电阻的一端、第一比较器的负输入端、第七电阻的一端、第三电容的一端相连接，第五电阻的另一端和第一电阻的另一端相连接，第三电容的另一端分别和第七电阻的另一端，第一比较器的负输出端、第九电阻的一端相连接，第九电阻的另一端接电路的正极输出端。

2.如权利要求1所述的一种结合单端转差分电路的多道脉冲幅度分析器，其特征在于：所述低电压差分数据接口型号为LVDS或RS485。

3.如权利要求1所述的一种结合单端转差分电路的多道脉冲幅度分析器，其特征在于：所述FPGA通过485接口与数据处理终端相连。

4.如权利要求3所述的一种结合单端转差分电路的多道脉冲幅度分析器，其特征在于：所述FPGA的芯片型号为EP3C40。

5.如权利要求1所述的一种结合单端转差分电路的多道脉冲幅度分析器，其特征在于：还包括电源模块，所述电源模块为现行稳压电源或开关稳压电源。