JPS6152031A - 乗算型ｄ／ａコンバ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明はディジタル信号をアナログ信号に変換（以下
、Ｄ／Ａ変換と云う）するＤ／Ａコンバータ、特に非線
型ＰＣＭ信号をＤ／Ａ変換する場合等に用いて好適な乗
算型Ｄ／Ａコンバータに関する。

背景技術とその問題点 斯の種乗算型り／Ａコンバータの一例として、従来例え
ば第１図に示すようなものが提案されている。同図にお
いて、（１）はディジタル信号が供給される入力端子で
あって、この入力端子ｆｌ）は人力されるディジタル信
号のビット数ｎに対応してｎ個の端子（ｌｏ）、　　（
１１）、　　（１２）　　・・・（１ｎ）を有し、ｎビ
ットのパラレルの入力ディジタル信号は、最上位のピッ
Ｉ−（ＭＳＢ）が端子（１ｏ）に、最上位の次のビット
が端子（１１）にというような態様で、以下同様にして
順次に各端子に与えられ、端子（１ｎ）には入力ディジ
タル信号の最下位のピッ）　（ＬＳＢ）が与えられる。

端子（ｌｏ　）〜（Ｉｎ）に同時に入力されるｎピント
の入力ディジタル信号は、データレジスタ（２）の２つ
の入力端子群（３）及び（４）に所定の！３様で供給さ
れる。すなわち、入力端子群（３）及び（４）は夫々ｍ
（ｍ＝ｎ−１）個の入力端子（３ｏ）〜（３ｍ）及び（
４ｏ）〜（４ｍ）を有し、端子（１０）が入力端子（３
ｏ）だけに接続され、端子（１ｎ）が端子（４ｍ）だけ
に接続され、更に端子（１１）が入力端子（３１）と（
４０）に接続され、更にまた端子（１２）が入力端子（
３１）と（４１）に接続され、以）同様にして入力端子
（１）の各端子と、入力端子群（３）及び（４）の各入
力端子とが接続される。

従って、データレジスタ（２）の入力端子（３０）に対
して入力ディジタル信号の最上位のビットが与えられ、
また入力端子（３１）にば、人力ディジタル信号の最上
位の次のビットが与えられ、以下同様にして、入力ディ
ジタル信号の各ビットが入力端子（３２）　、　　（３
３）　　・・・　（３ｍ）に順次与えられる。またデー
タレジスタ（２）の入力端子（４゜）に対して入力ディ
ジタル信号の最上位の次のビットが与えられ、更に入力
端子（４１）には入力ディジクル信号の最上位の次の次
のビットが与えられ、以下同様にして人力ディジタル信
号の各ビットが入力端子（４２）、　　（４］　）　　
・・・（４ｍ）に順次与えられ、最後に入力端子（４ｍ
）には端子（Ｉ　ｎ）に供給される人力ディジタル信号
の最下位のビットが与えられる。

データレジスタ（２）は、入力端子群（３）及び（４）
に与えられている入力ディジタル信号を切換えて、ｍ（
ｌ？ｉｌの出力端子（５０）、　　（５１）　　・・・
　（５ｍ）から成る出力端子群（５）に出力させるが、
この出力端子群（５）に対して、２つの入力端子群（３
）及び（４）の内のどちらの群のディジタル信号が出力
されるのかは、データレジスタ（２）の制御端子（６）
に制御回路（７）より供給される切換制御信号によって
制御される。

従って、データレジスタ（２）の切換え動作に応じて、
入力端子群（３）からのディジタル信号、すなわち入力
ディジタル信号の最上位のビットから、最下位の１つ上
のビットまでのｍビットのディジタル信号が出力端子群
（５）に出力されたり、或いは入力端子（４）からのデ
ィジタル信号、すなわち入力ディジタル信号の最上位の
１つ下のビットから、最下位のビットまでのｍビットの
ディジタル信号が出力端子群（５）に出力されたりする
。

データレジスタ（２）を、その出力端子群（５）に２つ
の入力端子群（３）及び（４）に与えられているディジ
タル信号の内のどちらのものが切換え出力されるように
するかは、入力ディジタル信号の情報領域が所定の領域
を越えているか否かの識別結果によるもので、入力ディ
ジタル信号の情報領域についての情報は、入力ディジタ
ル信号の最上位ビットを含む所定の桁数のビット情報に
基づいて得ることができる。

斯る識別動作は制御回路（７）で行われ、制ｆＪＵ回路
（７）は、入力ディジタル信号の最上位のビットを含む
所定数のビット情報に基づいて、人力ディジタル信号の
情報領域が所定の領域を越えているか否かを識別し、そ
れに応じた情報領域信号（切換制御信号）を発生する。

制御回路（７）からの信号はデータレジスタ（２）及び
後述するデータレジスタ（８）の各制御端子（６）及び
（９）に与えられ、データレジスタ（２）及び（８）は
、入力ディジタルは号における情報領域の状態に応じた
切換動作を行い、人力ディジタル信号がフルスケールの
２以上の情報領域の信号の場合には、データレジスタ（
２）がその出力端子群（５）にその入力端子群（３）の
ディジタル信号を出力し、また入力ディジタル信号がフ
ルスケールの％以下の情報領域の信号の場合には、デー
タレジスタ（２）がその出力端子群（５）にその入力端
子群（４）のディジタル信号を出力する。

データレジスタ（２）からの出力は、ラッチ回路ＱＯＩ
に供給され、ラッチ回路α０）は端子（１１）からラッ
チ信号が印加された時点でデータレジスタ（２）からの
信号をラッチしてＤ／Ａコンバータ（１２）に与える。

Ｄ／Ａコンバータ（１２）は、外部基準入力端子（１３
）を備えた乗算型のもので、この入力端子（１３）には
、別なり／Ａコンバータ（１４）から出力された外部基
準信号が与えられるようになされている。

データレジスタ（８）はその２つの入力端子群（１５）
　。

（１６）に対して固定データ先住回路（１７）から夫々
別のデータを示すディジタル信号を与えられるようにな
されており、データレジスタ（８）の出力端子群（１８
）には、データレジスタ（８）による切換動作に応じて
固定データ発生回路（１７）の一方のデ−タを示すディ
ジタル信号が出力されたり、或いは固定データ発生回路
（１７）の他方のデータを示すディジタル信号が出力さ
れたりする。

データレジスタ（８）からのディジタル信号は、ラッチ
回路（１９）に端子（１１）よりラッチ信号が印加され
た時点でラッチされ、Ｄ／Ａコンバータ（１４）に入力
信号として与えられる。Ｄ／Ａコンバータ（１４）は入
力されたディジタル信号をアナ、ロク信号に変換して、
それをＤ／Ａコンバータ（１２）の入力端子（１３）へ
外部基準入力信号（外部基準電圧）として供給する。

入力端子（１）に与えられた入力ディジタル信号が、フ
ルスケールの２以上の情報領域の信号であって、データ
レジスタ（２）がその入力端子群（３）のディジタル信
号をその出力端子群（５）に出方している時に、データ
レジスタ（８）がその入力端子群（１５）に与えられて
いる固定データ発生回路（７）の一方のデータを示すデ
ィジタル信号を出力端子群（１８）に出力し・データレ
ジスタ（２）がその入力端子群（４）のディジタル信号
をその出力端子群（１５）に出力している時に、データ
レジスタ（８）がその入力端子群（１６）に与えられて
いる固定データ発生回路（１７）の他方のデータを示す
ディジタル信号を出力端子群（１８）に出力するものと
した場合には、固定データ発生回路（１７）の一方のデ
ータは、フルスケールの２以上の情報領域の入力ディジ
タル信号が所定のように伸長されたアナログ信号として
Ｄ／Ａコンバータ（１２）から出力端子（２０ンに送出
されるために必要とされる外部基４＝電圧ＶをＤ／Ａコ
ンバータ（１４）で発生させ得るようなものとなされて
おり、また固定データ発生回路（１７）の他方のデータ
は、フルスケールのＡ以下の情報領域の入力ディジタル
信号と対応するアナログ信号がＤ／Ａコンバーク（１２
）から出力端子（２０）に送出されるために必要とされ
る外部基準電圧Ｖ／２をＤ／Ａコンバータ（１４）で発
生させるようなものとされている。

ところで、第１図の如き構成を成す回路の場合、人力デ
ィジタル信号として＋／−両極性信号をとりあつかう時
Ｄ／Ａコンバータ（１４）からの外部基準電圧を可変と
すると、この外部基準電圧の変゛化に伴って入力ディジ
クル信号の０に対応するＤ／Ａコンバータ（１２）にお
ける変換後のアナログの出力電圧のＤＣオフセットが変
化し、ノイズを生ずるという不都合が生じる場合がある
。

このことを第２図を参照し乍ら説明する。

いま、外部基準入力端子（１３）に印加される外部基準
電圧を成る値に固定し、入力ディジタル信号を０を中心
にして正から負の値にわたって等しく変化したときの出
力端子（２０）に得られる変換後のアナログの出力電圧
］Ｅｏ＠は、第３図の左側部分に示すように変化する。

すなわち、矢印で示す範囲が出力電圧ＥＯＩＪ＋の範囲
に相当する。そして、このとき入力ディジタル信号の０
に対応する出力電圧ＥＯＵＴは出力電圧範囲の中心であ
る×印の所に位置することになる。

一方、外部基準入力端子（１３）に与える外部基準電圧
を上述の状態より例えば２倍とした場合、入力ディジタ
ル信号を０を中心にして正から負の値にわたって等しく
変化したときの出力端子（２０）に得られる変換後のア
ナログの出力電圧Ｅｏ′ｌｆｒは、第２図の右側部分に
示すように変化する。すなわち、この場合も矢印で示す
範囲が出方電圧Ｅｏ′ＶＴの範囲に相当する。そして、
このとき入力ディジタル信号の０に対応する出力電圧Ｅ
。も□は、この場合も出力電圧範囲の中心である×印の
所に位置することになる。

この第２図より外部基準電圧を２倍にすると、入力ディ
ジクル信号のＯに対応する出力電圧は、同図に破線で示
すように変化する。つまり、外部基準電圧の変化によっ
て変換後のアナログ出方電圧のＤＣオフセットが変化す
るごとになる。このＤＣオフセットの変化が住しると、
結果としてノイズが発生ずる不都合を生ずる。

発明の目的 この発明は斯る点に鑑み、非線型ＰＣＭ信号をＤ／Ａ変
換して上述の如きノイズを発生ずることのない乗算型Ｄ
／Ａコンバータを提供するものである。

発明の概要 この発明は、積分器と、共通の電流値コントロール信号
により制御され、上記積分器に互いに極性が異なり且つ
大きさが比例関係にある電流を供給する一対の可変電流
源と、この可変電流源と上記積分器との間に設けられ、
入力ディジタル信号に関連して制御されるスイッチとを
備え、このスイッチの制御により上記積分器に供給され
る電流の時間幅及び極性をコントロールするようにした
ことを特徴とする乗算型Ｄ／Ａコンバータである。

これによって、この発明では、例えば第３図に示すよう
に、実質的に基準電源が変化しても入力ディジタル信号
のＯに対応する変換後のアナログ出力電圧が一定の値に
保持される。すなわち、同図において、基準電圧を成る
値に固定し、入力ディジタル信号を０を中心に正から負
の値にわたって等しく変化したときの変換後のアナログ
出力電圧Ｅｏｕ’ｒは同図の左側部分に示すようにＯボ
ルトを中心に上下に変化するも、基＄電位を上述の状態
より例えば２倍とした場合、入力ディジタル信号をＯを
中心にして正から負の値にわたって等しく変換したとき
の変換後のアナログ出力電圧Ｅｏｍは同図の右側部分に
示すようにＯボルトを中心に上下に変化し、これより基
ｉ電位を２倍にしても入力ディジタル信号の０に対応す
る出力電圧は、いずれの場合も一定値、つまりこの場合
Ｏボルトに維持されたままで変化しない。よって、ノイ
ズを発生しない乗算型Ｄ／Ａコンバータが得られる。

実施例 以下、この発明の諸実施例を第４図〜第８図に基づいて
詳しく説明する。

第４図はこの発明の第１実施例の回路構成を示すもので
、同図において、（２１）は積分器を構成する演算増幅
器、（２２）はこの演算増幅器（２１）の反転入力端子
及び出力端間に接続された積分用コンデンサ、（２３）
はコンデンサ（２２）の両端に並列接続されたアナログ
スイッチである。このスイッチ（２３）は制御端子（２
４）から供給されるコントロール信号によりそのオン・
オフを制御される。

（２５）はクロック端子（２６）乃）らのクロックをカ
ウントするディ、ジタルカウンタ、（２７）はカウンタ
（２５）の出力を入力端子群（２８）からの入力デ°イ
ジタル信号を比較するディジタルコンパレータであって
、こ＼では入力ディジタル信号としては、後述されるよ
うに一例として４ビツトのオフセットバイナリコードが
印加される。また、カウンタ（２５）とコンパレータ（
２７）は制御端子（２４）からのコントロール信号によ
りその動作を制御される。

（２９）　、　　（３０）は可変電流源であって、これ
等の可変電流源（２９）　、　　（３０）は互いに極性
が異なり且つその大きさが比例関係にある電流　Ｉ　Ｒ
Ｖを発生する。可変電流＃（２９）　、　　（３０）の
電流を可変する手段としては、例えば慣用のＤ／Ａコン
パ　。

−クのアナログ電圧を電流に変換したものが使用される
（第６回参照）。

可変電流源（２９）　、　　（３０）の各一端は夫々ア
ナログスイッチ（３１）　、　　（３２）を介して演算
増幅器（２ユ）の反転入力端に接続され、その各他端は
夫々負の電源端子−Ｖｃ及び正の電源端子＋Ｖｃに接続
される。スイッチ（３１）はコンパレータ（２７）の出
力によりそのオン・オフを制御され、スイッチ（３２）
はコントロール信号発生回路（３３）からのコントロー
ル信号によりそのオン・オフを制御される。

コントロール信号発生回路（３３）ばコンパレーク（２
７）がスイッチ（３１ンをオンすると同時にコントロー
ル信号をスイッチ（３２）に供給してこれをオンし、こ
のスイッチ（３２）のオン期間は、ス一倍とされる。こ
＼でＮはコンバータ分解能で、通常入力ディジタル信号
のワード長に等しい。ずなわち、スイッチ（３１）は第
５図Ａに示すように、その最大オン時間ｔｙにわたり、
入力ディジタル信号すなわちコンパレータの出力の対応
してそのオン時間を制御されて可変する電流を積分器側
に供給するも、スイッチ（３２）は第５図Ｂに示すよｏ
ｗ うに、略々□の間オンして一定の電流を積分器側に供給
する。

そして、演算増幅器（２１）の出力側より出力端子（３
４）が導出され、こ＼に変換された所望のアナログ電圧
が得られる。

次にこの回路動作を説明する。まず制御端子（２４）か
らのコントロール信号（のハイレベル）によりスイッチ
（２３）がオンとなってコンデンサ（２２）に充電され
ている電荷が放電され、積分器の出力電圧すなわち出力
端子（３４）に得られるアナログ電圧は０ボルトとなる
。次にコントロール信号（のローレベル）によりスイッ
チ（２３）がオフし、同時にカウンタ（２５）がクロッ
ク端子（２６）からのクロックをカウント開始し、また
コンパレータ（２７）の出力によりスイッチ（３１）を
オンさせると同時にコントロール信号発生回路（３３）
を付勢してそのコントロール信号によりスイッチ（３２
）をオンさせる。

そして積分器側には時間ｔｌｌ’ｌＸにわたり、入力端
子群（２８）に印加される入力ディジタル信号に応じて
可変電流源（２９）よりスイッチ（３１）を介し（３０
）より可変電流源（２９）からの電流と逆極性であるも
比例関係にある一定の電流が供給される。

この状態において、カウンタ（２５）の出力と入力端子
群（２８）からの入力ディジタル信号は、コンパレータ
（２７）によって２進数による比較が行われ、カウンタ
（２５）の出力の方が大きくなった瞬間にコンパレータ
（２７）の出力によりスイッチ（３１）がオフされると
共にコントロール信号発生回路（３３）を介してスイッ
チ（３２）もオフされ、積分動作は停止する。この（麦
コンデンサ（２２）がスイッチ（２３）によって放電さ
れるまでは、積分器の出力電圧は一定値に保持され、こ
の保持された電圧が入力ディジタル信号に対応している
ことになる。

因みに入力端子群（２８）に次の第１表のＢ欄に示すよ
うなディジタル信号が入力された場合、出力端子（３４
）には第１表のＡ欄に示すような対応するアナログ信号
が得られる。

第１表 なお、ＤＣオフセットを加えない時、すなわちスイッチ
（３２）をオフして可変電流源（３０）を用いないとき
の出力端子（３４）に得られるアナログ信号は、上記ｆ
ｆ１１表のＣ橿のようになる。

ここでフルスケールとＤＣオフセットの関係は２“’−
１１１ このようにして可変基準電流源の大きさに比例した可変
オフセントを与えることにより、正極性と負極性に変化
するアナログ信号を得ることができ、基準電位が変化し
ても常に人力ディジタル信号のＯに対応するアナログ出
力電圧を一定に維持することができるので、ノイズが発
生することはない。

第６図は可変電流源（２９）　、　　（３０）の具体的
な回路構成の一例を示すもので、同図において、（３５
）はディジタル信号が供給される入力端子、（３６）は
慣用のＤ／Ａコンバータ、（３７）は電圧−電流変換回
路であって、この変換回路（３７）の出力電流がトラン
ジスタ（３８）及び（３９）のペースに流れ、また、ト
ランジスタ（３９）を流れるコレクタ電流がトランジス
タ（４ｏ）のベースに流れ、もってトランジスタ（３８
）と（４０）のコレクク側には互いに逆極性で比例関係
にある電流が得られる。

第７図はこの発明の第２実施例を刀マずもので、本実施
例では第４図の実施例に対して、可変電流源の数が増加
し、２段階、つまり縦続接続の積分方式の場合である。

従って、第７図において、第４図と対応する部分には同
一符号を付し、その詳細説明は省略する。

こ＼で、コンパレータ（２７ａ）には人力ディジタル信
号の上位ビットが供給され、コンパレータ（２７ｂ）に
は入力ディジタル信号の下位ビットが供給される。そし
て、コンパレータ（２７ａ　）の出力によりスイッチ（
３１ａ　）はオン・オフ制御され、コンパレータ（２７
ｂ）の出力によりスイッチ（３１ｂ　）はオン・オフ制
御される。またスイッチ（３２ａ）。

（３２ｂ　）は共にコントロール信号発生回路（３３）
の出力によりオン・オフ制御される。なお、スイッチ（
３２ａ　）　、　　（３２ｂ　）のオン期間は、スイッ
チ（２９ａ　）　、　　（２９ｂ　）の夫々の最大オン
期間に対しド長が例えば８ビツトの場合、可変電流源（
２９ａ　）（３０ａ　）を流れる電流Ｉ　ＲＶと可変電
流源（２９ｂ）。

される。

第４図及び第７図において、オフセットバイナリイコー
ドを用いる代りに、次の第２表に示すような２を補数と
するコードを用いてもよい。

第２表 すなわち、第４図及び第７図において、上記第２表のＢ
ＦＰＡに示すようなディジタル信号を入力端子（２８）
に印加すると、出力端子（３４）にはこれに対応して上
記第２表のＡ欄に示すようなアナログ信号が得られる。

なお、ＤＣオフセットを加えない時、すなわちスイッチ
（３２）をオフして可変電流源（３０）を用いないとき
の出力端子（３４）に得られるアナログ信号は、上記第
２表のＣＪＩＩのようになる。つまり、出力端子（３４
）の出力側に上記第２表のＡ欄に示すようなアナログ信
号を得るには、スイッチ（３２）をオンして上記第２表
のＣＷＩの下側の７〜０のアナログ信号に対して−８の
オフセットを与えてやるようにすればよい。

なお、入力端子群（２８）に与えられる上記第２表のＢ
＠に示す２を補数とするコードは、ＭＳＢを除くディジ
タル信号でスイッチ（３１）をオン・オフ制御し、ＭＳ
Ｈの符号ビットでスイッチ（３２）をオン・オフ制御す
るようにする。

第８図はこの発明の第３実施例を示すもので、同図にお
いて、第４図と対応する部分には同一符号を付し、その
詳細説明は省略する。

本実施例ではゲート回路を構成する例えばアンド回路（
３５）及び（３６）を設け、アンド回路（３５）及び（
３６）の一方の各入力端にコンパレータ（２７）の出力
を供給し、アンド回路（３５）の他方の入力端に入力端
子群（２８）のＭＳＢの符号ピントを供給すると共にア
ンド回路（３６）の他方の入力端にＭＳＢの符号ビット
をインバータ（３７）を介して供給するようにする。そ
して、アンド回路（３５）の出力によりスイッチ（３２
）のオン・オフ制御を行い、アンド回路（３６）の出力
によりスイッチ（３１）のオン・オフ制御を行う。その
他の構成は第４図同様である。

なお、この場合入力端子群（２８）に印加される入力デ
ィジタル信号は、次の第３表で示すような折り返し２進
符号が使用される。

第３表 入力端子群（２８）に印加される入力ディジタル信号が
（００００）〜（０１１１）のときは、スイッチ（３１
）がオンし、スイッチ（３２）がオフして、積分器側か
らの電流が可変電流源（２９）を介して流出し、入力端
子群（２８）に印加される入力ディジタル信号が（１０
０１）〜（１１１１）のときは、スイッチ（３１）がオ
フし、スイッチ（３２）がオンして、可変電流源（３０
）からの電流が積分器側に流入し、この結果出力端子（
３４）には、上記第３表のＡ＠に示すように、入力ディ
ジタル信号（ＯＯＯＯ）〜（０１１１）に対応してθ〜
７のアナログ信号が得られ、入力ディジタル信号〔１０
０１〕〜（１１１１）に対応して−１〜−７のアナログ
信号が得られる。そして、この場合もＤＣオフセットを
加えない時、すなわちスイッチ（３２）をオフして可変
電流源（３０）を用いないときの出力端子（３４）に得
られるアナログ信号は、上記第３表のＣ柵のようになる
。

なお、第８図において、積分器の部分は抵抗ラダ一方式
に変えてもよい。

発明の効果 上述の如くこの発明によれば、共通の電流値コントロー
ル信号により制御され、互いに極性が異なり且つ大きさ
が比例関係にある電流を積分器に供給する一対の可変電
流源と、入力ディジクル信号に関連して制御されるスイ
ッチとを設け、このスイッチの制御により積分器に供給
される電流の時間幅及び極性をコントロールするように
したので、非線型ＰＣＭ信号のＤ／Ａ変換が可能となや
、ノイズを発生することもない。

【図面の簡単な説明】

第１図は、従来の乗算型Ｄ／Ａコンバータの一例を示す
ブロック図、第２図は第１図の動作説明に供するための
線図、第３図はこの発明の説明に供するための線図、第
４図はこの発明の一実施例を示す回路構成図、第５図は
第４図の動作説明に供するための線図、第６図はこの発
明の要部の具体例を示す回路構成図、第７図及び第８図
は夫々この発明の他の実施例を示す回路構成図である。 （２１）は演算増幅器、（２５）はディジタルカウンタ
、（２７）はディジタルコンパレータ、（２９）　。 （３０）は可変電流源、（３１）　、　　（３２）はア
ナログスイッチ、（３３）はコントロール信号発生回路
である。 第１図 １２図 第３図 第５図

Claims (1)

【特許請求の範囲】
1. 積分器と、共通の電流値コントロール信号により制御さ
   れ、上記積分器に互いに極性が異なり且つ大きさが比例
   関係にある電流を供給する一対の可変電流源と、該可変
   電流源と上記積分器との間に設けられ、入力ディジタル
   信号に関連して制御されるスイッチとを備え、該スイッ
   チの制御により上記積分器に供給される電流の時間幅及
   び極性をコントロールするようにしたことを特徴とする
   乗算型Ｄ／Ａコンバータ。