JPS61214025A - 差の絶対値比較回路 - Google Patents
差の絶対値比較回路Info
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- JPS61214025A JPS61214025A JP60056410A JP5641085A JPS61214025A JP S61214025 A JPS61214025 A JP S61214025A JP 60056410 A JP60056410 A JP 60056410A JP 5641085 A JP5641085 A JP 5641085A JP S61214025 A JPS61214025 A JP S61214025A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
- G06F7/026—Magnitude comparison, i.e. determining the relative order of operands based on their numerical value, e.g. window comparator
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ディジタル値の差の絶対値を比較する差の
絶対値比較回路に関するものである。
絶対値比較回路に関するものである。
第２図は従来の差の絶対値比較回路の構成の一例を示す
ものである。図において、ｌａ、Ｉｂはそれぞれｎビッ
トのバイナリディジタル値を２人力とする第１．第２の
減算器、２ａ、’ｌｂは減算器１ａ、Ｉｂのｎビット出
力を全てのビットについて反転する反転器、３ａ、３ｂ
は反転器２ａ。
ものである。図において、ｌａ、Ｉｂはそれぞれｎビッ
トのバイナリディジタル値を２人力とする第１．第２の
減算器、２ａ、’ｌｂは減算器１ａ、Ｉｂのｎビット出
力を全てのビットについて反転する反転器、３ａ、３ｂ
は反転器２ａ。
２ｂの出力にそれぞれパ１”を加算するインクリメンタ
、４ａ、４ｂは２つのｎビット入力のいずれか一方を出
力するマルチプレクサ、５は比較器である。またａ、ｂ
及びｃ、 ｄは減算器１ａ及び１ｂのｎビットバイナ
リの入力、ｅ、ｆは減算器ｌａ、ｌｂの出力、ｇ、ｈは
減算器１ａ、ｌｂの最上位ビット（以下ＭＳＢと称す）
段のキャリ出力、ｉ、ｊはインクリメンタ３ａ、３ｂの
出力、ｋ、 Ｅはマルチプレクサ４ａ、４ｂの出力、
ｍは比較器５の出力である。
、４ａ、４ｂは２つのｎビット入力のいずれか一方を出
力するマルチプレクサ、５は比較器である。またａ、ｂ
及びｃ、 ｄは減算器１ａ及び１ｂのｎビットバイナ
リの入力、ｅ、ｆは減算器ｌａ、ｌｂの出力、ｇ、ｈは
減算器１ａ、ｌｂの最上位ビット（以下ＭＳＢと称す）
段のキャリ出力、ｉ、ｊはインクリメンタ３ａ、３ｂの
出力、ｋ、 Ｅはマルチプレクサ４ａ、４ｂの出力、
ｍは比較器５の出力である。
次に動作について説明する。ｎビットのバイナリディジ
タル値ａ及びｂは減算器１ａにより （ａ−ｂ）が計算
されて該減算結果Ｃが出力される。
タル値ａ及びｂは減算器１ａにより （ａ−ｂ）が計算
されて該減算結果Ｃが出力される。
この時、該減算器１ａのキャリ出力ｇをサインビットと
してｇ及びｅからなるｎ、 ＋ ｌビットのデータは（
ａ−ｂ）のオフセットバイナリとなる。そしてその絶対
値を取るために（ａ−ｂ）が正（ｇ−１）の時は上記減
算結果ｅが上記（ａ−ｂ）の絶対値の値を取るのでマル
チプレクサ４ａにより比較器５の入力にへ該減算結果ｅ
が出力される。
してｇ及びｅからなるｎ、 ＋ ｌビットのデータは（
ａ−ｂ）のオフセットバイナリとなる。そしてその絶対
値を取るために（ａ−ｂ）が正（ｇ−１）の時は上記減
算結果ｅが上記（ａ−ｂ）の絶対値の値を取るのでマル
チプレクサ４ａにより比較器５の入力にへ該減算結果ｅ
が出力される。
一方、 （ａ−ｂ）が負（ｇ＝０）の時は反転器２ａ
により上記減算結果ｅが全てのビットについて反転され
、インクリメンタ３ａにより＋１の加算が行なわれ、マ
ルチプレクサ４ａにより上記比較器５の入力にへ（ａ−
ｂ）の絶対値が出力される。
により上記減算結果ｅが全てのビットについて反転され
、インクリメンタ３ａにより＋１の加算が行なわれ、マ
ルチプレクサ４ａにより上記比較器５の入力にへ（ａ−
ｂ）の絶対値が出力される。
また以上と同様にして減算器１ｂの入力ｃ、 ｄの差
（ｃ−ｄ）の絶対値が比較器５の入力ｌに出力される。
（ｃ−ｄ）の絶対値が比較器５の入力ｌに出力される。
なお、マルチプレクサ４ａ、４ｂの切替制御は上記減算
器１ａ及びｌｂのキャリ出力ｇ及びｈにより行なわれる
。そして上記絶対値ｋ及びｌは比較器５によりその大き
さの比較が行なわれ、その比較結果が出力線ｍに出力さ
れる。
器１ａ及びｌｂのキャリ出力ｇ及びｈにより行なわれる
。そして上記絶対値ｋ及びｌは比較器５によりその大き
さの比較が行なわれ、その比較結果が出力線ｍに出力さ
れる。
比較器５は例えば第３図のように構成されており、第３
図において、６は和の出力がなくキャリの出力のみを有
するｎ個のフルアダーで、それぞれその人力０が反転器
２を介して人力されているために（ｎ−０）の減算を行
ない、ＭＳＢ段のキャリ出力ｐを比較結果として出力す
る。第３図の例ではｎ≧０の時キャリ出力ｐは“ｌ”、
ｎ＜Ｑの時は０”となる。
図において、６は和の出力がなくキャリの出力のみを有
するｎ個のフルアダーで、それぞれその人力０が反転器
２を介して人力されているために（ｎ−０）の減算を行
ない、ＭＳＢ段のキャリ出力ｐを比較結果として出力す
る。第３図の例ではｎ≧０の時キャリ出力ｐは“ｌ”、
ｎ＜Ｑの時は０”となる。
従来の差の絶対値比較回路は以上のように構成されてお
り、マルチプレクサ、インクリメンタ等の素子が多くな
り、回路規模が大きくなるなどの問題点があった。
り、マルチプレクサ、インクリメンタ等の素子が多くな
り、回路規模が大きくなるなどの問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、従来のものと同じ機能をより少ない回路規
模で実現することのできる差の絶対値比較回路を得るこ
とを目的とする。
れたもので、従来のものと同じ機能をより少ない回路規
模で実現することのできる差の絶対値比較回路を得るこ
とを目的とする。
この発明に係る差の絶対値比較回路は、従来の構成から
全てのインクリメンタを除去するとともにｎビットマル
チプレクサ及び反転器を１つずつ除去し、残ったマルチ
プレクサを必要に応じて（ｎ＋１＞ビットマルチプレク
サに変更するとともに、該マルチプレクサと反転器とか
らなる第１の正転１反転手段の出力と該手段のない側の
減算器の出力とを加算する加算器と、該加算器の最上位
ビットのキャリ出力を正転又は反転して出力する第２の
正転１反転手段と、第１．第２の減算器のキャリ出力が
同符号か異符号かに応して上記第１、第２の正転１反転
手段を制御して反転及び正転信号を出力させるとともに
上記加算器の最下位ビットのキャリ入力に“１”、“０
”の値を出力し上記第２の減算器出力の最上位ビットの
正、負に応じて第２の正転１反転手段に反転及び正転信
号を出力させる制御回路とを設けたものである。
全てのインクリメンタを除去するとともにｎビットマル
チプレクサ及び反転器を１つずつ除去し、残ったマルチ
プレクサを必要に応じて（ｎ＋１＞ビットマルチプレク
サに変更するとともに、該マルチプレクサと反転器とか
らなる第１の正転１反転手段の出力と該手段のない側の
減算器の出力とを加算する加算器と、該加算器の最上位
ビットのキャリ出力を正転又は反転して出力する第２の
正転１反転手段と、第１．第２の減算器のキャリ出力が
同符号か異符号かに応して上記第１、第２の正転１反転
手段を制御して反転及び正転信号を出力させるとともに
上記加算器の最下位ビットのキャリ入力に“１”、“０
”の値を出力し上記第２の減算器出力の最上位ビットの
正、負に応じて第２の正転１反転手段に反転及び正転信
号を出力させる制御回路とを設けたものである。
この発明においては、制御回路が第１及び第２の減算器
の出力のサインビットの符号を同時に判断し、これに応
して第１及び第２の正転１反転手段にその入力を全ての
ビットについて正転または反転した信号を出力させるか
ら、ｎピッ１−または（ｎ＋１）ビットのマルチプレク
サ インクリメンタを全て除去することができ、回路規模が
縮小できる。
の出力のサインビットの符号を同時に判断し、これに応
して第１及び第２の正転１反転手段にその入力を全ての
ビットについて正転または反転した信号を出力させるか
ら、ｎピッ１−または（ｎ＋１）ビットのマルチプレク
サ インクリメンタを全て除去することができ、回路規模が
縮小できる。
以下、この発明の一実施例を図について説明する。第１
図に本発明の一実施例による差の絶対値比較回路の構成
図を示す。図中、ｌａ，ｌｂはｎビットのバイナリディ
ジタル値が入力される第１。
図に本発明の一実施例による差の絶対値比較回路の構成
図を示す。図中、ｌａ，ｌｂはｎビットのバイナリディ
ジタル値が入力される第１。
第２の減算器、２ａ，２ｃは反転器、４は（ｎ＋１）ビ
ットのマルチプレクサ、７は（ｎ＋１．）ビットフルア
ダーであり、これは上記マルチプレクサ４及び減算器１
ｂからの（ｎ＋１）ビットのオフセットバイナリ信号が
入力されるもので、和の出力がなくそのキャリのみを出
力するものである。
ットのマルチプレクサ、７は（ｎ＋１．）ビットフルア
ダーであり、これは上記マルチプレクサ４及び減算器１
ｂからの（ｎ＋１）ビットのオフセットバイナリ信号が
入力されるもので、和の出力がなくそのキャリのみを出
力するものである。
また９は１ビツトのマルチプレクサ、１０ａは」−記マ
ルチプレクサ４及び反転器２ａより構成され、第１の減
算器１ａ出力ーｔ＝ｅを全てのビ・２トについて正転あ
るいは反転させて出力させる第１の正転。
ルチプレクサ４及び反転器２ａより構成され、第１の減
算器１ａ出力ーｔ＝ｅを全てのビ・２トについて正転あ
るいは反転させて出力させる第１の正転。
反転手段、１． Ｏ ｂは上記マルチプレクサ９及び反
転器２Ｃからなりフルアダー７のキャリ出力ｒを正転あ
るいは反転させて出力させる第２の正転。
転器２Ｃからなりフルアダー７のキャリ出力ｒを正転あ
るいは反転させて出力させる第２の正転。
反転手段である。
また８は制御回路であり、上記第１．第２の減算器１ａ
，ｌｂのキャリ出力ｇ，ｈの同符号，異符号に応じて上
記第１の正転，反転手段１０ａに反転及び正転信号をそ
れぞれ出力させるとともにフルアダー７の最下位ビット
に“１”、“０″をそれぞれ入力し上記第２の減算器１
ｂのキャリ出力りの正．負に応じて上記第２の正転，反
転手段１０ｂに反転及び正転信号をそれぞれ出力させる
ものである。
，ｌｂのキャリ出力ｇ，ｈの同符号，異符号に応じて上
記第１の正転，反転手段１０ａに反転及び正転信号をそ
れぞれ出力させるとともにフルアダー７の最下位ビット
に“１”、“０″をそれぞれ入力し上記第２の減算器１
ｂのキャリ出力りの正．負に応じて上記第２の正転，反
転手段１０ｂに反転及び正転信号をそれぞれ出力させる
ものである。
次に動作について説明する。ａ及びｂのｎビットバイナ
リディジタル稙は減算器１ａにより減算されてそのオフ
セットバイナリｅはｅ＝（ａ−ｂ）となる。同様に減算
器１ｂの出力ｆにはｆ＝（ｃ−ｄ）のオフセットバイナ
リが現れる。ｇ．ｈは減算器１ａ，ｌｂのＭＳＢのキャ
リ出力で、上記ｅ，ｆが正の値の時にはそれぞれ１″と
なり、又ｅ，ｆが負の値の時にはそれぞれ“０″となる
。
リディジタル稙は減算器１ａにより減算されてそのオフ
セットバイナリｅはｅ＝（ａ−ｂ）となる。同様に減算
器１ｂの出力ｆにはｆ＝（ｃ−ｄ）のオフセットバイナ
リが現れる。ｇ．ｈは減算器１ａ，ｌｂのＭＳＢのキャ
リ出力で、上記ｅ，ｆが正の値の時にはそれぞれ１″と
なり、又ｅ，ｆが負の値の時にはそれぞれ“０″となる
。
制御回路８は信号ｇ， ｈを受け、両者が同符号、即
ち、上記減算器１ａ，ｌｂ出力ｅ， ｆが共に正又は
共に負であった場合には、マルチプレクサ４が上記出力
ｅの反転出力をフルアダー７人力ｑへ出力するように制
御信号ｔを出力する。又、同時に加算器７の最下位ビッ
ト（以下ＬＳＢと称す）段のキャリ入力−に対し“１”
を出力する。これにより減算器１ａ，ｌｂ出力ｅ，ｆが
共に正であった場合には上記フルアダー７人力ｑは上記
減算器１ａ出力ｅの負の値に変換される。又減算器１さ
れる。
ち、上記減算器１ａ，ｌｂ出力ｅ， ｆが共に正又は
共に負であった場合には、マルチプレクサ４が上記出力
ｅの反転出力をフルアダー７人力ｑへ出力するように制
御信号ｔを出力する。又、同時に加算器７の最下位ビッ
ト（以下ＬＳＢと称す）段のキャリ入力−に対し“１”
を出力する。これにより減算器１ａ，ｌｂ出力ｅ，ｆが
共に正であった場合には上記フルアダー７人力ｑは上記
減算器１ａ出力ｅの負の値に変換される。又減算器１さ
れる。
一方、信号ｇ， ｈが異符号であった場合には、制御
回路８は、減算器１ａ出力ｅの正転出力をフルアダー７
人力ｑへ送出するように制御信号ｔを出力する。又、同
時に加算器７のＬＳＢ段のキャリ入力Ｕへ“０”を送出
する。従って、加算器７は上記ｅ， ｆの正，負の組
合わせにより以下の４つのうちのいずれか１つの計算を
行なう。
回路８は、減算器１ａ出力ｅの正転出力をフルアダー７
人力ｑへ送出するように制御信号ｔを出力する。又、同
時に加算器７のＬＳＢ段のキャリ入力Ｕへ“０”を送出
する。従って、加算器７は上記ｅ， ｆの正，負の組
合わせにより以下の４つのうちのいずれか１つの計算を
行なう。
（ｉ）ｅ，ｆが共に正の時には
ｆ−ｅ （ｌｆｌ−１ｅｌ）
（ｉｉ）ｅ，ｆが共に負の時には
ｅ−ｆ （ｌｅｌ−ｌｆｌ）
（ｉｉｉ）６が正，ｆが負の時には
ｅ＋ｆ （ｌｅｌ ｌｆｌ）（ｉｖ）ｅが負
，ｆが正の時には ｆ＋ｅ （Ｉｆｆ−１ｅｌ） 以上の（１）〜（ｉｖ）のいずれかの計算結果が加算器
７から出力され、フルアダー７出力ｒへは（ｎ＋１）ビ
ット段のキャリのみが出力される。
，ｆが正の時には ｆ＋ｅ （Ｉｆｆ−１ｅｌ） 以上の（１）〜（ｉｖ）のいずれかの計算結果が加算器
７から出力され、フルアダー７出力ｒへは（ｎ＋１）ビ
ット段のキャリのみが出力される。
このキャリはｅ−ｆあるいはｆ−ｅのオフセットバイナ
リのサインビットである。従ってこのｒは計算結果が正
の時“１”、負の時“０”となる。
リのサインビットである。従ってこのｒは計算結果が正
の時“１”、負の時“０”となる。
また制御回路８は制御信号■により減算器１ｂ出力ｆが
負の時にはフルアダー７出力ｒを正転し、ｆが正の時に
はフルアダー７出力ｒの反転信号を出力するように１ビ
ツトマルチプレクサ９を制御する。従って、１ビツトマ
ルチプレクサ９出力Ｓには、１ｅｌ−ｌｆｌのオフセッ
トバイナリのサインビットが出力される。
負の時にはフルアダー７出力ｒを正転し、ｆが正の時に
はフルアダー７出力ｒの反転信号を出力するように１ビ
ツトマルチプレクサ９を制御する。従って、１ビツトマ
ルチプレクサ９出力Ｓには、１ｅｌ−ｌｆｌのオフセッ
トバイナリのサインビットが出力される。
ここでｅ＝ａ−ｂ、 ｆ＝ｃ−ｄであるから、マルチ
プレクサ９出力Ｓはｌａ ｂｌ−ｌｃ−ｄｌのオフセ
ットバイナリのサインビットであり、１ａ−ｂｌ≧１ｃ
−ｄｌの時、５＝１ １ａ−ｂｌ〈１ｃｍｄ１の時、ｓ＝Ｑとなるから、該マ
ルチプレクサ９の出力Ｓがａ、ｂの差の絶対値とｃ、
ｄの差の絶対値との比較結果となる。
プレクサ９出力Ｓはｌａ ｂｌ−ｌｃ−ｄｌのオフセ
ットバイナリのサインビットであり、１ａ−ｂｌ≧１ｃ
−ｄｌの時、５＝１ １ａ−ｂｌ〈１ｃｍｄ１の時、ｓ＝Ｑとなるから、該マ
ルチプレクサ９の出力Ｓがａ、ｂの差の絶対値とｃ、
ｄの差の絶対値との比較結果となる。
なお、上記実施例では、入力をバイナリとして説明した
が、入力がオフセットバイナリであってもよ（、上記実
施例と同様の効果を奏する。又、入力が２の補数表示の
バイナリである場合にも基本的に第１図と同様の構成で
差の絶対値を求めることができる。但しこの場合、４は
ｎビットのマルチプレクサ、７は和の出力がなくキャリ
出力のみのｎビット加算器とする必要がある。そしてこ
のとき、ｅ、 ｆはそれぞれａ−ｂ、ｃ−ｄの２の補
数のディジタル値、ｇ及びｈは減算器１ａ、１ｂの最上
位ビットのサム出力で、ｅ、 ｆが正の値の時には“
０”、 Ｉｌ、の値の時には“１゛となる。
が、入力がオフセットバイナリであってもよ（、上記実
施例と同様の効果を奏する。又、入力が２の補数表示の
バイナリである場合にも基本的に第１図と同様の構成で
差の絶対値を求めることができる。但しこの場合、４は
ｎビットのマルチプレクサ、７は和の出力がなくキャリ
出力のみのｎビット加算器とする必要がある。そしてこ
のとき、ｅ、 ｆはそれぞれａ−ｂ、ｃ−ｄの２の補
数のディジタル値、ｇ及びｈは減算器１ａ、１ｂの最上
位ビットのサム出力で、ｅ、 ｆが正の値の時には“
０”、 Ｉｌ、の値の時には“１゛となる。
またフルアダー７はｎビット段の和ｒの力を出力するが
、このキャリｒはｅ−ｆあるいはｆ−ｅの２の補数表示
のサインヒツトであり、計算結果が正の時“０゛、負の
時″１°゛となる。またＳは１ｅｌ−１ｆｌの２の補数
表示のサインヒツトが出力され、 １ａ−ｂ１≧１Ｃ−ｄｌの時、５＝Ｑ １ａ−ｂｌ〈１ｃｍｄ１の時、ｓ＝］ となり、該Ｓがａ、ｂの差の絶対値とｃ、ｄの差の絶対
値との比較結果となるものである。
、このキャリｒはｅ−ｆあるいはｆ−ｅの２の補数表示
のサインヒツトであり、計算結果が正の時“０゛、負の
時″１°゛となる。またＳは１ｅｌ−１ｆｌの２の補数
表示のサインヒツトが出力され、 １ａ−ｂ１≧１Ｃ−ｄｌの時、５＝Ｑ １ａ−ｂｌ〈１ｃｍｄ１の時、ｓ＝］ となり、該Ｓがａ、ｂの差の絶対値とｃ、ｄの差の絶対
値との比較結果となるものである。
以上のように、本発明に係る差の絶対値比較回路によれ
ば、２つの減算器のサインビットを同時に判断しこれに
応じて第１及び第２の正転１反転手段にその入力をビッ
ト毎に正転あるいは反転させるようにしたので、ｎビッ
トまたは（ｎ＋１）ビットのマルチプレクサが１つで済
み、しかもインクリメンタを全て除去することができ、
従来のものに比しその回路規模を縮小できる効果がある
。
ば、２つの減算器のサインビットを同時に判断しこれに
応じて第１及び第２の正転１反転手段にその入力をビッ
ト毎に正転あるいは反転させるようにしたので、ｎビッ
トまたは（ｎ＋１）ビットのマルチプレクサが１つで済
み、しかもインクリメンタを全て除去することができ、
従来のものに比しその回路規模を縮小できる効果がある
。
第１図は本発明の一実施例による差の絶対値比較回路の
構成図、第２図は従来の差の絶えＪ値比較回路の構成図
、第３図は第２図の比較器の構成図である。 図において、ｌａ、ｌｂは第１．第２の減算器、２ａ、
２ｃは反転器、４は（ｎ＋１）ピッｉ・マルチプレクサ
、８は制御回路、９は１ビツトマルチプレクサ、７はフ
ルアダー（加算器）、１０ａ。 １０ｂは第１．第２の正転２反転手段である。
構成図、第２図は従来の差の絶えＪ値比較回路の構成図
、第３図は第２図の比較器の構成図である。 図において、ｌａ、ｌｂは第１．第２の減算器、２ａ、
２ｃは反転器、４は（ｎ＋１）ピッｉ・マルチプレクサ
、８は制御回路、９は１ビツトマルチプレクサ、７はフ
ルアダー（加算器）、１０ａ。 １０ｂは第１．第２の正転２反転手段である。
Claims (3)
- （１）第１のｎビットディジタル値から第２のｎビット
ディジタル値を減算する第１の減算器と、第３のｎビッ
トディジタル値から第４のｎビットディジタル値を減算
する第２の減算器と、上記第１の減算器の減算出力を入
力とし該入力を全てのビットについて正転あるいは反転
した信号を出力する第１の正転、反転手段と、上記第２
の減算器の出力と上記正転、反転手段の出力とを加算す
る加算器と、該加算器の最上位ビットのキャリ出力のみ
を正転又は反転して出力する第２の正転、反転手段と、
上記第１の減算器の最上位ビットのキャリ出力と上記第
２の減算器の最上位ビットのキャリ出力とを受け上記両
キャリ出力の同符号、異符号に応じて上記第１の正転、
反転手段に反転及び正転信号をそれぞれ出力させるとと
もに上記加算器の最下位ビットのキャリ入力に１、０を
出力し上記第２の減算器の最上位ビットの正、負に応じ
て上記第２の正転、反転手段に反転及び正転信号をそれ
ぞれ出力させる制御回路とを備え、上記第２の正転、反
転手段より上記第１、第２のｎビットディジタル値の差
の絶対値と上記第３、第４のｎビットディジタル値の差
の絶対値との比較結果が出力されることを特徴とする差
の絶対値比較回路。 - （２）上記第１ないし第４のｎビットディジタル値がバ
イナリディジタル値またはオフセットバイナリディジタ
ル値であり、上記第１、第２の減算器の出力が最上位ビ
ットのキャリ出力を含む（ｎ＋１）ビットの信号である
ことを特徴とする特許請求の範囲第１項記載の差の絶対
値比較回路。 - （３）上記第１ないし第４のｎビットディジタル値が２
の補数表示のバイナリディジタル値であり、上記第１、
第２の減算器の出力がｎビットの信号であることを特徴
とする特許請求の範囲第１項記載の差の絶対値比較回路
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056410A JPS61214025A (ja) | 1985-03-20 | 1985-03-20 | 差の絶対値比較回路 |
| US06/840,998 US4761759A (en) | 1985-03-20 | 1986-03-17 | Absolute value comparator for differences |
| DE19863609250 DE3609250A1 (de) | 1985-03-20 | 1986-03-19 | Absolutwertkomparator fuer differenzen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056410A JPS61214025A (ja) | 1985-03-20 | 1985-03-20 | 差の絶対値比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61214025A true JPS61214025A (ja) | 1986-09-22 |
| JPH0375900B2 JPH0375900B2 (ja) | 1991-12-03 |
Family
ID=13026381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60056410A Granted JPS61214025A (ja) | 1985-03-20 | 1985-03-20 | 差の絶対値比較回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4761759A (ja) |
| JP (1) | JPS61214025A (ja) |
| DE (1) | DE3609250A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02155032A (ja) * | 1988-12-06 | 1990-06-14 | Mitsubishi Electric Corp | 入力データのピーク値検出回路 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4767949A (en) * | 1987-05-01 | 1988-08-30 | Rca Licensing Corporation | Multibit digital threshold comparator |
| JPH0776911B2 (ja) * | 1988-03-23 | 1995-08-16 | 松下電器産業株式会社 | 浮動小数点演算装置 |
| US4935719A (en) * | 1989-03-31 | 1990-06-19 | Sgs-Thomson Microelectronics, Inc. | Comparator circuitry |
| JPH03136166A (ja) * | 1989-10-23 | 1991-06-10 | Nec Corp | 演算回路 |
| EP0452517A1 (de) * | 1990-03-20 | 1991-10-23 | Siemens Aktiengesellschaft | Zwei-Summen-Vergleicher |
| US5295090A (en) * | 1992-05-10 | 1994-03-15 | Xilinx, Inc. | Logic structure and circuit for fast carry |
| US5267187A (en) * | 1990-05-10 | 1993-11-30 | Xilinx Inc | Logic structure and circuit for fast carry |
| JP3304971B2 (ja) * | 1990-07-23 | 2002-07-22 | 沖電気工業株式会社 | 絶対値演算回路 |
| US5610850A (en) * | 1992-06-01 | 1997-03-11 | Sharp Kabushiki Kaisha | Absolute difference accumulator circuit |
| JPH08139613A (ja) * | 1994-11-15 | 1996-05-31 | Nec Corp | 符号一致検出方式 |
| US5793655A (en) * | 1996-10-23 | 1998-08-11 | Zapex Technologies, Inc. | Sum of the absolute values generator |
| JP3735425B2 (ja) * | 1996-11-29 | 2006-01-18 | 株式会社東芝 | 絶対値比較回路 |
| US7817719B2 (en) * | 2005-05-31 | 2010-10-19 | Atmel Corporation | System for increasing the speed of a sum-of-absolute-differences operation |
| US8015229B2 (en) * | 2005-06-01 | 2011-09-06 | Atmel Corporation | Apparatus and method for performing efficient multiply-accumulate operations in microprocessors |
| US7313869B1 (en) * | 2006-07-18 | 2008-01-01 | Snap-On Incorporated | Vehicle wheel alignment system and methodology |
| US7640673B2 (en) * | 2007-08-01 | 2010-01-05 | Snap-On Incorporated | Calibration and operation of wheel alignment systems |
| US8407276B2 (en) * | 2009-07-27 | 2013-03-26 | Electronics And Telecommunications Research Institute | Apparatus for calculating absolute difference |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166444A (ja) * | 1982-03-26 | 1983-10-01 | Yokogawa Hokushin Electric Corp | 絶対値の大小判別回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2907877A (en) * | 1954-05-18 | 1959-10-06 | Hughes Aircraft Co | Algebraic magnitude comparators |
| GB1355999A (en) * | 1970-09-30 | 1974-06-12 | Olivetti & Co Spa | Dimension comparator for machine tools |
| CA1006982A (en) * | 1972-07-10 | 1977-03-15 | Tokyo Shibaura Electric Company | Full adder and subtractor circuit |
| GB2044497B (en) * | 1979-03-14 | 1982-12-08 | Singer Co Uk Ltd | Decibel addition circuit |
| JPS60156139A (ja) * | 1984-01-25 | 1985-08-16 | Nec Corp | 絶対差分計算回路 |
| US4648059A (en) * | 1984-09-13 | 1987-03-03 | Motorola, Inc. | N-bit magnitude comparator |
-
1985
- 1985-03-20 JP JP60056410A patent/JPS61214025A/ja active Granted
-
1986
- 1986-03-17 US US06/840,998 patent/US4761759A/en not_active Expired - Fee Related
- 1986-03-19 DE DE19863609250 patent/DE3609250A1/de active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166444A (ja) * | 1982-03-26 | 1983-10-01 | Yokogawa Hokushin Electric Corp | 絶対値の大小判別回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02155032A (ja) * | 1988-12-06 | 1990-06-14 | Mitsubishi Electric Corp | 入力データのピーク値検出回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0375900B2 (ja) | 1991-12-03 |
| US4761759A (en) | 1988-08-02 |
| DE3609250C2 (ja) | 1988-07-28 |
| DE3609250A1 (de) | 1986-09-25 |
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