JPS58166444A - 絶対値の大小判別回路 - Google Patents
絶対値の大小判別回路Info
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- JPS58166444A JPS58166444A JP4961882A JP4961882A JPS58166444A JP S58166444 A JPS58166444 A JP S58166444A JP 4961882 A JP4961882 A JP 4961882A JP 4961882 A JP4961882 A JP 4961882A JP S58166444 A JPS58166444 A JP S58166444A
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- Japan
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野の説明〕
本発明は、情報処理装置に関する。特に、入力データの
絶対値を演算しその大小を判別する絶対値の大小判別回
路に関するものである。
絶対値を演算しその大小を判別する絶対値の大小判別回
路に関するものである。
従来、この種の判別はソフト９エアの制御により入力デ
ータの正負を判別し、これに基づいて入力データの加算
あるいは減算を行い、この演算結果のＩＦ負を判別する
等のステップで行われている。
ータの正負を判別し、これに基づいて入力データの加算
あるいは減算を行い、この演算結果のＩＦ負を判別する
等のステップで行われている。
このため、ソフトウェアが複雑化し、処理速度も遅く、
このための制御回路も大型化し高価となる。
このための制御回路も大型化し高価となる。
また、演算ステップが多いためリアルタイム処理に適さ
ない等の欠点を有する。
ない等の欠点を有する。
本発明はこの点を改良するもので、入力データの大小の
判別音簡単なノ・−ドウエアで高速に行うことができ、
このための制御も簡単化できる絶対値の大小判別回路を
提供することを目的とする。
判別音簡単なノ・−ドウエアで高速に行うことができ、
このための制御も簡単化できる絶対値の大小判別回路を
提供することを目的とする。
本発明は、２進符号化された第一のデータが入力する第
一の入力端子と、２進符号化された第二のデータが入力
する第二の入力端子と、上記第一のデータの符号全表わ
す最上位桁を格納する第一のレジスタと、上記第二のデ
ータの符号を表わす最上位桁を格納する第二のレジスタ
と、この第一のレジスタおよび第二のレジスタの排他的
−理和をとる第一の排他的論理利口−路と、この排他的
論理和回路の出力論理に従い上記第一のデータと上記第
二のデータとの加算あるいは減算を行う演算回路と、こ
の演算結果の符号を表わす最上位桁を格納する第三のレ
ジスタと、この第三のレジスタの内容と上記第−のレジ
スタの内容またｉｊ第二のレジスタの内容のいずれか一
方との排他的論理和音とる第二の排他的論理和回路と、
この第二の排他的論理和回路の出力信号を送出する出力
端子とを備えたことｔ−特徴とする。
一の入力端子と、２進符号化された第二のデータが入力
する第二の入力端子と、上記第一のデータの符号全表わ
す最上位桁を格納する第一のレジスタと、上記第二のデ
ータの符号を表わす最上位桁を格納する第二のレジスタ
と、この第一のレジスタおよび第二のレジスタの排他的
−理和をとる第一の排他的論理利口−路と、この排他的
論理和回路の出力論理に従い上記第一のデータと上記第
二のデータとの加算あるいは減算を行う演算回路と、こ
の演算結果の符号を表わす最上位桁を格納する第三のレ
ジスタと、この第三のレジスタの内容と上記第−のレジ
スタの内容またｉｊ第二のレジスタの内容のいずれか一
方との排他的論理和音とる第二の排他的論理和回路と、
この第二の排他的論理和回路の出力信号を送出する出力
端子とを備えたことｔ−特徴とする。
本発明の一実施例を図面に基づいて説明する。
第１図は、本発明一実施例の要部ブロック構成図である
。入力端子ｌＫ大入力るｎビットの入力データムおよび
入力端子２に入力するｎビットの入力１−タＢＶｉ演算
回路３にそｎぞれ導かれている。
。入力端子ｌＫ大入力るｎビットの入力データムおよび
入力端子２に入力するｎビットの入力１−タＢＶｉ演算
回路３にそｎぞれ導かれている。
この入力ブータムの符号を表わす最上位桁の１ピツト（
以下ｒＭ８ＢＪという。）をレジスタ５に導き、入力デ
ータＢのＭＳＢをレジスタ６に導く。
以下ｒＭ８ＢＪという。）をレジスタ５に導き、入力デ
ータＢのＭＳＢをレジスタ６に導く。
さらに、上記演算回路３の演算結果データΣのＭＳＢを
レジスタ７に導く。
レジスタ７に導く。
このレジスタ５および６の出力を排他的論理和１ｇ１４
９の入力端子にそれぞれ導き、この排他的論理和回路９
の出力を上記演算回路３０制御入力端子に導く。また、
レジスタ５およびレジスタ７の出力を排他的論理和回路
ｌＯの入力端子にそれぞれ導き、この出力信号を出力端
子１１に導く。
９の入力端子にそれぞれ導き、この排他的論理和回路９
の出力を上記演算回路３０制御入力端子に導く。また、
レジスタ５およびレジスタ７の出力を排他的論理和回路
ｌＯの入力端子にそれぞれ導き、この出力信号を出力端
子１１に導く。
このような回路構成で、入力データムおよびＢの絶対値
を比較するため、入力データムおよびＢの１貴に応じて
演算回路３で加算あるいは減算が行わｌる。すなわち、
入力データＡおよびＢのＶＳＨがレジスタ５および６に
それぞｎ格納さｎる。
を比較するため、入力データムおよびＢの１貴に応じて
演算回路３で加算あるいは減算が行わｌる。すなわち、
入力データＡおよびＢのＶＳＨがレジスタ５および６に
それぞｎ格納さｎる。
この内容が共に正を示す論理「ｏ」のときあＺ、いは共
に負を示す論理「１」のときには、排他的論理和沖１路
９の論理「ｏ」を出方する。これにより、演算回路３は
入力データＡおよびＢの減算を行う。
に負を示す論理「１」のときには、排他的論理和沖１路
９の論理「ｏ」を出方する。これにより、演算回路３は
入力データＡおよびＢの減算を行う。
１だ、レジスタ５および６の内容が片方が正を示す論理
「０」で片方が負を示す論理「１」であるときには、排
他的論理和回路９は論理「１」を出力する。これにより
、演算回路３は入力データＡおよびＢの加算を行う。
「０」で片方が負を示す論理「１」であるときには、排
他的論理和回路９は論理「１」を出力する。これにより
、演算回路３は入力データＡおよびＢの加算を行う。
演算が行わ扛ると演算結果データΣのＭＳＢＶｉレジス
タ７に格納さ扛る。以上の動作を第１表にボす。
タ７に格納さ扛る。以上の動作を第１表にボす。
（以下本員余白）
第１表
この演算結果データΣのＭ ８ Ｉｊの論理値から、ｆ
Ｉｇ１表の右欄に示すように人力データムおよびＢの大
小が判別できる。この大小の８関係を整理したものが第
２表である。
Ｉｇ１表の右欄に示すように人力データムおよびＢの大
小が判別できる。この大小の８関係を整理したものが第
２表である。
第２表
すなわち、演算結果データΣのＭＳＢ（１Ｍ８Ｂ ”を
格納するレジスタ７の出力と入力データＡのＭＳＢ（Ａ
Ｍ８Ｂ）を格納するレジスタ５の出方との排他的論理和
が排他的論理和回路１０でとられ、ＩＡＩ＞ＩＢＩであ
れば出力端子ｌｌＫ論理ｒＯＪが出方され、ＩＡＩ＜Ｉ
ＢＩであれば出方端子ｌｌＫ論理「１」が出力される。
格納するレジスタ７の出力と入力データＡのＭＳＢ（Ａ
Ｍ８Ｂ）を格納するレジスタ５の出方との排他的論理和
が排他的論理和回路１０でとられ、ＩＡＩ＞ＩＢＩであ
れば出力端子ｌｌＫ論理ｒＯＪが出方され、ＩＡＩ＜Ｉ
ＢＩであれば出方端子ｌｌＫ論理「１」が出力される。
本発明を図形発生装置に応用する場合圧ついて説明する
。第２図に一般的な図形発生装置の要部ブロック構成図
を示す。１５．１６は各種パラメタを格納するレジスタ
であり、３はパラメタを演算する演算回路であり、１７
Ｆｉ演算結果を格納するレジスタである。また、１８Ｆ
ｉプロ・グラムメモリを示し、１９Ｆｉ第１図に示した
絶対値の大小判定回路２０を含む制御１回路である。２
１，２２は各点のＸ座標、Ｙ座標を示すアップダウンカ
ウンタでやる。
。第２図に一般的な図形発生装置の要部ブロック構成図
を示す。１５．１６は各種パラメタを格納するレジスタ
であり、３はパラメタを演算する演算回路であり、１７
Ｆｉ演算結果を格納するレジスタである。また、１８Ｆ
ｉプロ・グラムメモリを示し、１９Ｆｉ第１図に示した
絶対値の大小判定回路２０を含む制御１回路である。２
１，２２は各点のＸ座標、Ｙ座標を示すアップダウンカ
ウンタでやる。
第５図は、絶対値の大小判定回路１９のブロック構、成
図である。第３図で２３ＦｉパラメタのＭＯＢが格納さ
れる符号レジスタであり、この出力を絶対値の大小を判
定する判定回路富に導く。
図である。第３図で２３ＦｉパラメタのＭＯＢが格納さ
れる符号レジスタであり、この出力を絶対値の大小を判
定する判定回路富に導く。
−第２図に示す装置で二次曲線ｆ（１，！’）＝Ｑの図
形信号を発生する場合を説明する。二次曲線′ｆ（ｘ
、 ｙ ）＝ｏを１．Ｙ座標上にノンパラメトリックＫ
Ｎ生させるＫは、点（Ｘ、Ｙ）ＫおけるＸ方向、Ｘ方向
の第１次像係数をｆｘ（＝上）、ｆＹ（＝ Ｌ）とした
とき、ｆＸ、ｆＹの′符号全判断するとともにｆＸ、ｆ
Ｙの絶対値を比較する。 これにより、次に選ぶべき点
を２点に制限し、それぞ扛の点でのｆ、（Ｘ 、 ！
）とｆ２（Ｘ、Ｙ）を演算しこの絶対値の大小を比べて
小さい方の点を次の点として選ぶ。これを繰返すことに
よって、ｆ（Ｘ 、 Ｙ ）＝ｏの図形信号を発生する
。
形信号を発生する場合を説明する。二次曲線′ｆ（ｘ
、 ｙ ）＝ｏを１．Ｙ座標上にノンパラメトリックＫ
Ｎ生させるＫは、点（Ｘ、Ｙ）ＫおけるＸ方向、Ｘ方向
の第１次像係数をｆｘ（＝上）、ｆＹ（＝ Ｌ）とした
とき、ｆＸ、ｆＹの′符号全判断するとともにｆＸ、ｆ
Ｙの絶対値を比較する。 これにより、次に選ぶべき点
を２点に制限し、それぞ扛の点でのｆ、（Ｘ 、 ！
）とｆ２（Ｘ、Ｙ）を演算しこの絶対値の大小を比べて
小さい方の点を次の点として選ぶ。これを繰返すことに
よって、ｆ（Ｘ 、 Ｙ ）＝ｏの図形信号を発生する
。
すなわち、Ｆｉじめにレジスタ１５．１６には描こうと
する二次−１１ＫＩＩ達する種々のパラメタ（具体的Ｋ
ｆ１１次及び２次微係数）が与えらｉる。演算のシーケ
ンスは、プログラムメモリ１７に格納されている。この
マイクロプログラムの演算指令により、制御回路比はレ
ジスタ１５のどのアドレスの内容とレジスタ１６のどの
アドレスの内容とを演算回路３に入力するかを指示する
。このとき、レジスタ１５．１６から読出された１次像
係数ｆｘ％ｆＹのＭＳＢは符号レジスタおの所定アドレ
スに格納される。この符号レジスタおの出力から１次像
係数ｆｘ。
する二次−１１ＫＩＩ達する種々のパラメタ（具体的Ｋ
ｆ１１次及び２次微係数）が与えらｉる。演算のシーケ
ンスは、プログラムメモリ１７に格納されている。この
マイクロプログラムの演算指令により、制御回路比はレ
ジスタ１５のどのアドレスの内容とレジスタ１６のどの
アドレスの内容とを演算回路３に入力するかを指示する
。このとき、レジスタ１５．１６から読出された１次像
係数ｆｘ％ｆＹのＭＳＢは符号レジスタおの所定アドレ
スに格納される。この符号レジスタおの出力から１次像
係数ｆｘ。
ｆＹの符号（正、負）が判別される。このｆｘ、ｆＹの
絶対値の大小比較は絶対値大小判定回路器で行われる。
絶対値の大小比較は絶対値大小判定回路器で行われる。
すなわち、符号レジスタおの出力から排他的論理和回路
９．が加算あるいは減算の判別を行う。これにより、制
御回路１９は演算回路３に加算あるいは減算の指示を与
える。演算回路３はこれによりｆｘ＋ｆＹあるい／ｄｆ
ｚ−ｆｙを演算し、この結果をレジスタ１７に格納する
。このとき、（ｆｘ±ｆＹ）のＭＯＢが符号レジスタ幻
の所定アドレスに格納され、排他的論理和回路ｌＯ１か
ら第１図と同様の動作で１ｆｘｌとＩｒｙｌとの大小を
判別した出力が送出される。これＫより、制御１１回路
１９は次に選ぶべき点を２点に制御する。
９．が加算あるいは減算の判別を行う。これにより、制
御回路１９は演算回路３に加算あるいは減算の指示を与
える。演算回路３はこれによりｆｘ＋ｆＹあるい／ｄｆ
ｚ−ｆｙを演算し、この結果をレジスタ１７に格納する
。このとき、（ｆｘ±ｆＹ）のＭＯＢが符号レジスタ幻
の所定アドレスに格納され、排他的論理和回路ｌＯ１か
ら第１図と同様の動作で１ｆｘｌとＩｒｙｌとの大小を
判別した出力が送出される。これＫより、制御１１回路
１９は次に選ぶべき点を２点に制御する。
この２点でのｆ、 （Ｘ 、 ！ ）とｆ、（Ｘ、Ｙ）
の大小の判定も同様に絶対値の大小判定回路側で行われ
、小さい方の点が次の点として選ばれ、そのＸ座標の増
加分ΔＸおよびまたはＹ座標の増加分ΔＹがアンプダウ
ンカラ／り２１．２２に入力され、座榛値が更新され図
形信号が発生する。
の大小の判定も同様に絶対値の大小判定回路側で行われ
、小さい方の点が次の点として選ばれ、そのＸ座標の増
加分ΔＸおよびまたはＹ座標の増加分ΔＹがアンプダウ
ンカラ／り２１．２２に入力され、座榛値が更新され図
形信号が発生する。
このように、パラメタの符号を表わすＭＳＢおよび演算
結果の符号全表わすＭＳＢをそれぞれＸＹ座標上の点の
更新時に随時サンプリングしておき、これらを符号１ジ
スタに集中的に蓄え、それらの論理演算（排他的論理和
）Ｋよって図形発生演算（絶対値の大小比較）を能率良
（行うことができる。
結果の符号全表わすＭＳＢをそれぞれＸＹ座標上の点の
更新時に随時サンプリングしておき、これらを符号１ジ
スタに集中的に蓄え、それらの論理演算（排他的論理和
）Ｋよって図形発生演算（絶対値の大小比較）を能率良
（行うことができる。
以上説明したように本発明によ些げ、各パラメタのＭＳ
Ｂおよび演算結果のＭ１３Ｂｌレジスタに格納し、Ｗｓ
ｊｌ演算することＫより絶対値の大小判定を行うことと
した。
Ｂおよび演算結果のＭ１３Ｂｌレジスタに格納し、Ｗｓ
ｊｌ演算することＫより絶対値の大小判定を行うことと
した。
したがって、従来のソフト９エアの制御による場合に比
べて、処理速ｌ［′ｆｒ高速化することができ、このた
めの制御プログラムも簡単化され、制御回路も小型化す
ることができ安価とすることができる０本発明の回路は
、加算または減算を朽う演算回路の最小の動作ステップ
で、二つのデータの絶対値の大小を判別することができ
るので、リアルタイム処理の各攬装置に実施してその効
果が大きい。
べて、処理速ｌ［′ｆｒ高速化することができ、このた
めの制御プログラムも簡単化され、制御回路も小型化す
ることができ安価とすることができる０本発明の回路は
、加算または減算を朽う演算回路の最小の動作ステップ
で、二つのデータの絶対値の大小を判別することができ
るので、リアルタイム処理の各攬装置に実施してその効
果が大きい。
第１図は本発明一実施例の４ｊ部ブロック構成図１第２
図は本発明の応用例管示す要部ブロック構成図。 第３図は第２図の絶対値の大小判定回路のフロック構成
図。 １．２・・・入力端子、３・−・演算回路、５．６．７
．１５．１６．１７・・・レジスタ、９．９７．９７．
１０％１０．．１０２・・・排他的論理和回路、１１．
１１．、ｌ１２・・・出力端子、加・・・絶対値の大小
判定回路、２３・・・符号レジスタ、２４・・・判定回
路。 特許出願人 株式会社横河電機製作所代理人 弁理
士 井 出 直 孝 第 １ 図 第 ２（２１ ＤＳＳ 篇３図
図は本発明の応用例管示す要部ブロック構成図。 第３図は第２図の絶対値の大小判定回路のフロック構成
図。 １．２・・・入力端子、３・−・演算回路、５．６．７
．１５．１６．１７・・・レジスタ、９．９７．９７．
１０％１０．．１０２・・・排他的論理和回路、１１．
１１．、ｌ１２・・・出力端子、加・・・絶対値の大小
判定回路、２３・・・符号レジスタ、２４・・・判定回
路。 特許出願人 株式会社横河電機製作所代理人 弁理
士 井 出 直 孝 第 １ 図 第 ２（２１ ＤＳＳ 篇３図
Claims (1)
- （１）２進符号化された第一のデータが入力する第一の
入力端子と、２進符号化された第二のデータが入力する
第二の入力端子と、上記第一のデータの符号全表わす最
上位桁を格納する第一のレジスタと、上記第二のデータ
の符号を表わす最上位桁を格納する第二のレジスタと％
ての第一のレジスタおよび第二のレジスタの排他的論理
和をとる第一の排他的論理和回路と、この排他的論理和
回路の出力論理に従い上記第一のデータと上記第二のデ
ータとの加算あるいは減算を行う演算回路と、この演算
結果の符号を表わす最上位桁を格納する第三のレジスタ
と、仁の第三のレジスタの内容と上記第−のレジスタの
内容または第二のレジスタの内容のいずれか一方との排
他的論理和をとる第二の排他的論理和回路と、この第二
の排他的＠理和回路の出力信号を送出する出力端子とを
含む絶対値の大小判別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4961882A JPS58166444A (ja) | 1982-03-26 | 1982-03-26 | 絶対値の大小判別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4961882A JPS58166444A (ja) | 1982-03-26 | 1982-03-26 | 絶対値の大小判別回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58166444A true JPS58166444A (ja) | 1983-10-01 |
| JPH0133851B2 JPH0133851B2 (ja) | 1989-07-17 |
Family
ID=12836216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4961882A Granted JPS58166444A (ja) | 1982-03-26 | 1982-03-26 | 絶対値の大小判別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58166444A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61139830A (ja) * | 1984-12-13 | 1986-06-27 | Matsushita Electric Ind Co Ltd | 演算装置 |
| JPS61214025A (ja) * | 1985-03-20 | 1986-09-22 | Mitsubishi Electric Corp | 差の絶対値比較回路 |
-
1982
- 1982-03-26 JP JP4961882A patent/JPS58166444A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61139830A (ja) * | 1984-12-13 | 1986-06-27 | Matsushita Electric Ind Co Ltd | 演算装置 |
| JPS61214025A (ja) * | 1985-03-20 | 1986-09-22 | Mitsubishi Electric Corp | 差の絶対値比較回路 |
| JPH0375900B2 (ja) * | 1985-03-20 | 1991-12-03 | Mitsubishi Electric Corp |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0133851B2 (ja) | 1989-07-17 |
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