JPH0133851B2 - - Google Patents
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- JPH0133851B2 JPH0133851B2 JP4961882A JP4961882A JPH0133851B2 JP H0133851 B2 JPH0133851 B2 JP H0133851B2 JP 4961882 A JP4961882 A JP 4961882A JP 4961882 A JP4961882 A JP 4961882A JP H0133851 B2 JPH0133851 B2 JP H0133851B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- circuit
- exclusive
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 238000010586 diagram Methods 0.000 description 6
- 230000010365 information processing Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
Description
〔技術分野の説明〕
本発明は、情報処理装置に関する。特に、入力
データの絶対値を演算しその大小を判別する絶対
値の大小判別回路に関するものである。 〔従来技術の説明〕 従来、この種の判別はソフトウエアの制御によ
り入力データの正負を判別し、これに基づいて入
力データの加算あるいは減算を行い、この演算結
果の正負を判別する等のステツプで行われてい
る。このため、ソフトウエアが複雑化し、処理速
度も遅く、このための制御回路も大型化し高価と
なる。また、演算ステツプが多いためリアルタイ
ム処理に適さない等の欠点を有する。 〔目的の説明〕 本発明はこの点を改良するもので、入力データ
の大小の判別を簡単なハードウエアで高速に行う
ことができ、このための制御も簡単化できる絶対
値の大小判別回路を提供することを目的とする。 〔発明の要旨〕 本発明は、２進符号化された第一のデータが入
力する第一の入力端子と、２進符号化された第二
のデータが入力する第二の入力端子と、上記第一
のデータの符号を表わす最上位桁を格納する第一
のレジスタと、上記第二のデータの符号を表わす
最上位桁を格納する第二のレジスタと、この第一
のレジスタおよび第二のレジスタの排他的論理和
をとる第一の排他的論理和回路と、この排他的論
理和回路の出力論理に従い上記第一のデータと上
記第二のデータとの加算あるいは減算を行う演算
回路と、この演算結果の符号を表わす最上位桁を
格納する第三のレジスタと、この第三のレジスタ
の内容と上記第一のレジスタの内容または第二の
レジスタの内容のいずれか一方との排他的論理和
をとる第二の排他的論理和回路と、この第二の排
他的論理和回路の出力信号を送出する出力端子と
を備えたことを特徴とする。 〔実施例による説明〕 本発明の一実施例を図面に基づいて説明する。
第１図は、本発明一実施例の要部ブロツク構成図
である。入力端子１に入力するｎビツトの入力デ
ータＡおよび入力端子２に入力するｎビツトの入
力データＢは演算回路３にそれぞれ導かれてい
る。この入力データＡの符号を表わす最上位桁の
１ビツト（以下「MSB」という。）をレジスタ５
に導き、入力データＢのMSBをレジスタ６に導
く。さらに、上記演算回路３の演算結果データΣ
のMSBをレジスタ７に導く。 このレジスタ５および６の出力を排他的論理和
回路９の入力端子にそれぞれ導き、この排他的論
理和回路９の出力を上記演算回路３の制御入力端
子に導く。また、レジスタ５およびレジスタ７の
出力を排他的論理和回路１０の入力端子にそれぞ
れ導き、この出力信号を出力端子１１に導く。 このような回路構成で、入力データＡおよびＢ
の絶対値を比較するため、入力データＡおよびＢ
の正負に応じて演算回路３で加算あるいは減算が
行われる。すなわち、入力データＡおよびＢの
MSBがレジスタ５および６にそれぞれ格納され
る。この内容が共に正を示す論理「０」のときあ
るいは共に負を示す論理「１」のときには、排他
的論理和回路９の論理「０」を出力する。これに
より、演算回路３は入力データＡおよびＢの減算
を行う。また、レジスタ５および６の内容が片方
が正を示す論理「０」で片方が負を示す論理
「１」であるときには、排他的論理和回路９は論
理「１」を出力する。これにより、演算回路３は
入力データＡおよびＢの加算を行う。 演算が行われると演算結果データΣのMSBは
レジスタ７に格納される。以上の動作を第１表に
示す。
データの絶対値を演算しその大小を判別する絶対
値の大小判別回路に関するものである。 〔従来技術の説明〕 従来、この種の判別はソフトウエアの制御によ
り入力データの正負を判別し、これに基づいて入
力データの加算あるいは減算を行い、この演算結
果の正負を判別する等のステツプで行われてい
る。このため、ソフトウエアが複雑化し、処理速
度も遅く、このための制御回路も大型化し高価と
なる。また、演算ステツプが多いためリアルタイ
ム処理に適さない等の欠点を有する。 〔目的の説明〕 本発明はこの点を改良するもので、入力データ
の大小の判別を簡単なハードウエアで高速に行う
ことができ、このための制御も簡単化できる絶対
値の大小判別回路を提供することを目的とする。 〔発明の要旨〕 本発明は、２進符号化された第一のデータが入
力する第一の入力端子と、２進符号化された第二
のデータが入力する第二の入力端子と、上記第一
のデータの符号を表わす最上位桁を格納する第一
のレジスタと、上記第二のデータの符号を表わす
最上位桁を格納する第二のレジスタと、この第一
のレジスタおよび第二のレジスタの排他的論理和
をとる第一の排他的論理和回路と、この排他的論
理和回路の出力論理に従い上記第一のデータと上
記第二のデータとの加算あるいは減算を行う演算
回路と、この演算結果の符号を表わす最上位桁を
格納する第三のレジスタと、この第三のレジスタ
の内容と上記第一のレジスタの内容または第二の
レジスタの内容のいずれか一方との排他的論理和
をとる第二の排他的論理和回路と、この第二の排
他的論理和回路の出力信号を送出する出力端子と
を備えたことを特徴とする。 〔実施例による説明〕 本発明の一実施例を図面に基づいて説明する。
第１図は、本発明一実施例の要部ブロツク構成図
である。入力端子１に入力するｎビツトの入力デ
ータＡおよび入力端子２に入力するｎビツトの入
力データＢは演算回路３にそれぞれ導かれてい
る。この入力データＡの符号を表わす最上位桁の
１ビツト（以下「MSB」という。）をレジスタ５
に導き、入力データＢのMSBをレジスタ６に導
く。さらに、上記演算回路３の演算結果データΣ
のMSBをレジスタ７に導く。 このレジスタ５および６の出力を排他的論理和
回路９の入力端子にそれぞれ導き、この排他的論
理和回路９の出力を上記演算回路３の制御入力端
子に導く。また、レジスタ５およびレジスタ７の
出力を排他的論理和回路１０の入力端子にそれぞ
れ導き、この出力信号を出力端子１１に導く。 このような回路構成で、入力データＡおよびＢ
の絶対値を比較するため、入力データＡおよびＢ
の正負に応じて演算回路３で加算あるいは減算が
行われる。すなわち、入力データＡおよびＢの
MSBがレジスタ５および６にそれぞれ格納され
る。この内容が共に正を示す論理「０」のときあ
るいは共に負を示す論理「１」のときには、排他
的論理和回路９の論理「０」を出力する。これに
より、演算回路３は入力データＡおよびＢの減算
を行う。また、レジスタ５および６の内容が片方
が正を示す論理「０」で片方が負を示す論理
「１」であるときには、排他的論理和回路９は論
理「１」を出力する。これにより、演算回路３は
入力データＡおよびＢの加算を行う。 演算が行われると演算結果データΣのMSBは
レジスタ７に格納される。以上の動作を第１表に
示す。
【表】
【表】
この演算結果データΣのMSBの論理値から、
第１表の右欄に示すように入力データＡおよびＢ
の大小が判別できる。この大小の関係を整理した
ものが第２表である。
第１表の右欄に示すように入力データＡおよびＢ
の大小が判別できる。この大小の関係を整理した
ものが第２表である。
本発明を図形発生装置に応用する場合について
説明する。第２図に一般的な図形発生装置の要部
ブロツク構成図を示す。１５，１６は各種パラメ
タを格納するレジスタであり、３はパラメタを演
算する演算回路であり、１７は演算結果を格納す
るレジスタである。また、１８はプログラムメモ
リを示し、１９は第１図に示した絶対値の大小判
定回路２０を含む制御回路である。２１，２２は
各点のＸ座標、Ｙ座標を示すアツプダウンカウン
タである。 第３図は、絶対値の大小判定回路１９のブロツ
ク構成図である。第３図で２３はパラメタの
MSBが格納される符号レジスタであり、この出
力を絶対値の大小を判定する判定回路２４に導
く。 第２図に示す装置で二次曲線ｆ（Ｘ、Ｙ）＝０の
図形信号を発生する場合を説明する。二次曲線ｆ
（Ｘ、Ｙ）＝０をＸ、Ｙ座標上にノンパラメトリツ
クに発生させるには、点（Ｘ、Ｙ）におけるＸ方
向、Ｙ方向の第１微係数をfX（＝∂f／∂x）、fY（＝∂
f／∂Y） としたとき、fX、fYの符号を判断するとともにfX、
fYの絶対値を比較する。これにより、次に選ぶべ
き点を２点に制限し、それぞれの点でのf1（Ｘ、
Ｙ）とf2（Ｘ、Ｙ）を演算しこの絶対値の大小を
比べて小さい方の点を次の点として選ぶ、これを
繰返すことによつて、ｆ（Ｘ、Ｙ）＝０の図形信号
を発生する。 すなわち、はじめにレジスタ１５，１６には描
こうとする二次曲線に関連する種々のパラメタ
（具体的には１次及び２次微係数）が与えられる。
演算のシーケンスは、プログラムメモリ１７に格
納されている。このマイクロプログラムの演算指
令により、制御回路１８はレジスタ１５のどのア
ドレスの内容とレジスタ１６のどのアドレスの内
容とを演算回路３に入力するかを指示する。この
とき、レジスタ１５，１６から読出された１次微
係数fX、fYのMSBは符号レジスタ２３の所定アド
レスに格納される。この符号レジスタ２３の出か
ら１次微係数fX、fYの符号（正、負）が判別され
る。このfX、fYの絶対値の大小比較は絶対値大小
判定回路２０で行われる。すなわち、符号レジス
タ２３の出力から排他的論理和回路９1が加算あ
るいは減算の判別を行う。これにより、制御回路
１９は演算回路３に加算あるいは減算の指示を与
える。演算回路３はこれによりfX＋fYあるいはfX
−fYを演算し、この結果をレジスタ１７に格納す
る。このとき、（fX±fY）のMSBが符号レジスタ
２３の所定アドレスに格納され、排他的論理和回
路１０1から第１図と同様の動作で｜fX｜と｜fY｜
との大小を判別した出力が送出される。これによ
り、制御回路１９は次に選ぶべき点を２点に制御
する。 この２点でのf1（Ｘ、Ｙ）とf2（Ｘ、Ｙ）の大小
の判定も同様に絶対値の大小判定回路２０で行わ
れ、小さい方の点が次の点として選ばれ、そのＸ
座標の増加分ΔXおよびまたはＹ座標の増加分
ΔYがアツプダウンカウンタ２１，２２に入力さ
れ、座標値が更新され図形信号が発生する。 このように、パラメタの符号を表わすMSBお
よび演算結果の符号を表わすMSBをそれぞれ
XY座標上の点の更新時に随時サンプリングして
おき、これらを符号レジスタに集中的に蓄え、そ
れらの論理演算（排他的論理和）によつて図形発
生演算（絶対値の大小比較）を能率良く行うこと
ができる。 〔効果の説明〕 以上説明したように本発明によれば、各パラメ
タのMSBおよび演算結果のMSBをレジスタに格
納し、論理演算することにより絶対値の大小判定
を行うこととした。 したがつて、従来のソフトウエアの制御による
場合に比べて、処理速度を高速化することがで
き、このための制御プログラムも簡単化され、制
御回路も小型化することができ安価とすることが
できる。本発明の回路は、加算または減算を行う
演算回路の最小の動作ステツプで、二つのデータ
の絶対値の大小を判別することができるので、リ
アルタイム処理の各種装置に実施してその効果が
大きい。
説明する。第２図に一般的な図形発生装置の要部
ブロツク構成図を示す。１５，１６は各種パラメ
タを格納するレジスタであり、３はパラメタを演
算する演算回路であり、１７は演算結果を格納す
るレジスタである。また、１８はプログラムメモ
リを示し、１９は第１図に示した絶対値の大小判
定回路２０を含む制御回路である。２１，２２は
各点のＸ座標、Ｙ座標を示すアツプダウンカウン
タである。 第３図は、絶対値の大小判定回路１９のブロツ
ク構成図である。第３図で２３はパラメタの
MSBが格納される符号レジスタであり、この出
力を絶対値の大小を判定する判定回路２４に導
く。 第２図に示す装置で二次曲線ｆ（Ｘ、Ｙ）＝０の
図形信号を発生する場合を説明する。二次曲線ｆ
（Ｘ、Ｙ）＝０をＸ、Ｙ座標上にノンパラメトリツ
クに発生させるには、点（Ｘ、Ｙ）におけるＸ方
向、Ｙ方向の第１微係数をfX（＝∂f／∂x）、fY（＝∂
f／∂Y） としたとき、fX、fYの符号を判断するとともにfX、
fYの絶対値を比較する。これにより、次に選ぶべ
き点を２点に制限し、それぞれの点でのf1（Ｘ、
Ｙ）とf2（Ｘ、Ｙ）を演算しこの絶対値の大小を
比べて小さい方の点を次の点として選ぶ、これを
繰返すことによつて、ｆ（Ｘ、Ｙ）＝０の図形信号
を発生する。 すなわち、はじめにレジスタ１５，１６には描
こうとする二次曲線に関連する種々のパラメタ
（具体的には１次及び２次微係数）が与えられる。
演算のシーケンスは、プログラムメモリ１７に格
納されている。このマイクロプログラムの演算指
令により、制御回路１８はレジスタ１５のどのア
ドレスの内容とレジスタ１６のどのアドレスの内
容とを演算回路３に入力するかを指示する。この
とき、レジスタ１５，１６から読出された１次微
係数fX、fYのMSBは符号レジスタ２３の所定アド
レスに格納される。この符号レジスタ２３の出か
ら１次微係数fX、fYの符号（正、負）が判別され
る。このfX、fYの絶対値の大小比較は絶対値大小
判定回路２０で行われる。すなわち、符号レジス
タ２３の出力から排他的論理和回路９1が加算あ
るいは減算の判別を行う。これにより、制御回路
１９は演算回路３に加算あるいは減算の指示を与
える。演算回路３はこれによりfX＋fYあるいはfX
−fYを演算し、この結果をレジスタ１７に格納す
る。このとき、（fX±fY）のMSBが符号レジスタ
２３の所定アドレスに格納され、排他的論理和回
路１０1から第１図と同様の動作で｜fX｜と｜fY｜
との大小を判別した出力が送出される。これによ
り、制御回路１９は次に選ぶべき点を２点に制御
する。 この２点でのf1（Ｘ、Ｙ）とf2（Ｘ、Ｙ）の大小
の判定も同様に絶対値の大小判定回路２０で行わ
れ、小さい方の点が次の点として選ばれ、そのＸ
座標の増加分ΔXおよびまたはＹ座標の増加分
ΔYがアツプダウンカウンタ２１，２２に入力さ
れ、座標値が更新され図形信号が発生する。 このように、パラメタの符号を表わすMSBお
よび演算結果の符号を表わすMSBをそれぞれ
XY座標上の点の更新時に随時サンプリングして
おき、これらを符号レジスタに集中的に蓄え、そ
れらの論理演算（排他的論理和）によつて図形発
生演算（絶対値の大小比較）を能率良く行うこと
ができる。 〔効果の説明〕 以上説明したように本発明によれば、各パラメ
タのMSBおよび演算結果のMSBをレジスタに格
納し、論理演算することにより絶対値の大小判定
を行うこととした。 したがつて、従来のソフトウエアの制御による
場合に比べて、処理速度を高速化することがで
き、このための制御プログラムも簡単化され、制
御回路も小型化することができ安価とすることが
できる。本発明の回路は、加算または減算を行う
演算回路の最小の動作ステツプで、二つのデータ
の絶対値の大小を判別することができるので、リ
アルタイム処理の各種装置に実施してその効果が
大きい。
第１図は本発明一実施例の要部ブロツク構成
図。第２図は本発明の応用例を示す要部ブロツク
構成図。第３図は第２図の絶対値の大小判定回路
のブロツク構成図。 １，２……入力端子、３……演算回路、５，
６，７，１５，１６，１７……レジスタ、９，９
１，９2，１０，１０1，１０2……排他的論理和回
路、１１，１１1，１１2……出力端子、２０……
絶対値の大小判定回路、２３……符号レジスタ、
２４……判定回路。
図。第２図は本発明の応用例を示す要部ブロツク
構成図。第３図は第２図の絶対値の大小判定回路
のブロツク構成図。 １，２……入力端子、３……演算回路、５，
６，７，１５，１６，１７……レジスタ、９，９
１，９2，１０，１０1，１０2……排他的論理和回
路、１１，１１1，１１2……出力端子、２０……
絶対値の大小判定回路、２３……符号レジスタ、
２４……判定回路。
Claims (1)
- １ ２進符号化された第一のデータが入力する第
一の入力端子と、２進符号化された第二のデータ
が入力する第二の入力端子と、上記第一のデータ
の符号を表わす最上位桁を格納する第一のレジス
タと、上記第二のデータの符号を表わす最上位桁
を格納する第二のレジスタと、この第一のレジス
タおよび第二のレジスタの排他的論理和をとる第
一の排他的論理和回路と、この排他的論理和回路
の出力論理に従い上記第一のデータと上記第二の
データとの加算あるいは減算を行う演算回路と、
この演算結果の符号を表わす最上位桁を格納する
第三のレジスタと、この第三のレジスタの内容と
上記第一のレジスタの内容または第二のレジスタ
の内容のいずれか一方との排他的論理和をとる第
二の排他的論理和回路と、この第二の排他的論理
和回路の出力信号を送出する出力端子とを含む絶
対値の大小判別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4961882A JPS58166444A (ja) | 1982-03-26 | 1982-03-26 | 絶対値の大小判別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4961882A JPS58166444A (ja) | 1982-03-26 | 1982-03-26 | 絶対値の大小判別回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58166444A JPS58166444A (ja) | 1983-10-01 |
| JPH0133851B2 true JPH0133851B2 (ja) | 1989-07-17 |
Family
ID=12836216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4961882A Granted JPS58166444A (ja) | 1982-03-26 | 1982-03-26 | 絶対値の大小判別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58166444A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61139830A (ja) * | 1984-12-13 | 1986-06-27 | Matsushita Electric Ind Co Ltd | 演算装置 |
| JPS61214025A (ja) * | 1985-03-20 | 1986-09-22 | Mitsubishi Electric Corp | 差の絶対値比較回路 |
-
1982
- 1982-03-26 JP JP4961882A patent/JPS58166444A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58166444A (ja) | 1983-10-01 |
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